JPH04258134A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は半導体装置の製造方法に関する
もので、この製造方法は一主表面近傍に一導電型の第一
領域を有する半導体基体を設け、前記一主表面上に絶縁
層を設け、マスキング手段を用いて前記一主表面の第一
及び第二領域上の絶縁層内に窓を形成し、不純物を導入
して前記第一領域の近傍に反対導電型の比較的高くドー
プされた領域及び前記第二領域の近傍に前記反対導電型
の比較的低くドープされた領域を形成し、次いで前記反
対導電型の比較的低くドープされた領域内に前記一導電
型の領域を形成するために一導電型の不純物を導入する
方法に関するものである。

【０００２】

【発明の背景】このような半導体装置の製造方法は例え
ば米国特許第４４８５５５２　号に１個の半導体基体内
に相補型バイポーラトランジスタを製造する方法につい
て記載されている。この米国特許第４４８５５５２　号
に記載されるように、前記半導体基体は一導電型即ち例
えばｐ導電型のシリコン基体であり、この基体上に絶縁
層即ち例えば約３５０ｎｍ　の厚さのシリコン酸化層を
熱的に成長させる。第一マスキング層を用いて前記第二
領域上の絶縁層内に窓を規定し、この窓内に薄い保護酸
化層を形成した後リンイオンを高エネルギー且つ低注入
量でイオン注入して比較的低いドープ領域を形成し、こ
の低いドープ領域は後にｐｎｐ　バイポーラトランジス
タ用のバリア領域を形成する。

【０００３】次いで第二マスキング層を用いて前記第一
領域上の酸化層に窓を規定しヒ素イオンを注入して前記
第一領域の近傍に反対導電型（この実施例ではｎ導電型
）の比較的高いドープ領域を形成し、このドープ領域は
後にｎｐｎ　バイポーラトランジスタのコレクタ領域の
埋め込み部分となる。他の再熱酸化工程（ｔｈｅｒｍａ
ｌ　　ｒｅ−ｏｘｉｄａｔｉｏｎ　ｐｒｏｃｅｓｓ）を
行い前記第一領域上の窓を閉鎖し、第三マスキング層を
用いてホウ素イオン導入を可能するための窓を開口する
ことができ、米国特許第４４８５５５２　号の図３に示
すように、一導電型カットオフ（‘ｃｕｔ−ｏｆｆ‘　
ｒｅｇｉｏｎｓ）　領域を形成すると同時に前記第二領
域上の開口された窓を介して前記ｐｎｐ　バイポーラト
ランジスタのコレクタ領域の埋め込み部分を後の工程に
おいて形成する一導電型の領域を形成する。次いで前記
絶縁層を除去し、実施例に記載されるように前記半導体
基体に反対導電型のエピタキシャル材料を前記一主表面
上に成長する。埋設酸化物分離領域を前記エピタキシャ
ル層内に形成して、各バイポーラトランジスタの領域を
分離し、前記第一領域のｎｐｎ　バイポーラトランジス
タと前記第二領域のｐｎｐ　バイポーラトランジスタと
を規定する他の処理工程を行う。

【０００４】このように、米国特許第４４８５５５２　
号に記載される方法では、３つの異なるイオン注入工程
を行うことにより前記相補型バイポーラトランジスタの
コレクタ領域の埋め込み部分及び前記ｐｎｐ　バイポー
ラトランジスタの分離領域またはバリア領域を形成し、
これらのイオン注入工程の各々は前記絶縁層内に必要な
窓を開口することが可能な分離マスキング層を必要とす
る。

【０００５】

【発明の要約】本発明は半導体装置の製造方法を提供す
ることを目的とするもので、この製造方法は反対導電型
の比較的高いドープ領域及び比較的低いドープ領域と一
導電型領域とを形成するのを簡略化する。特に一導電型
の領域を形成するための不純物の導入の間に前記第一領
域をマスクすることを必要としないことを目的とする。

【０００６】本発明によれば、一主表面近傍に一導電型
の第一領域を有する半導体基体を設け、前記一主表面上
に絶縁層を設け、マスキング手段を用いて前記一主表面
の第一及び第二領域上の絶縁層内に窓を形成し、不純物
を導入して前記第一領域の近傍に反対導電型の比較的高
いドープ領域及び前記第二領域の近傍に前記反対導電型
の比較的低いドープ領域を形成し、次いで前記反対導電
型の比較的低いドープ領域内に前記一導電型の領域を形
成するために一導電型の不純物を導入する方法において
、前記一導電型の不純物導入に先立って前記絶縁層の表
面を露出し前記絶縁層内の窓を介して前記一導電型の不
純物を前記反対導電型の比較的低いドープ領域内で前記
反対導電型の比較的高いドープ領域でない領域に前記一
導電型の領域を形成するのに十分な注入量（ｄｏｓｅ）
で導入し、前記絶縁層の厚さは前記絶縁層を透過する前
記一導電型の不純物が前記絶縁層下方の前記一主表面に
近傍の前記第一領域の表面層のドーピングを増加するよ
うな比率の厚さであることを特徴とする。

【０００７】このように本発明による方法を用いれば、
前記一導電型の領域を形成するための不純物を前記絶縁
層内の窓を介して前記反対導電型の比較的低いドープ領
域内に一導電型の領域を形成するのに十分だが、前記反
対導電型の比較的高いドープ領域をオーバードープする
のには十分ではない注入量で導入する。これは一導電型
の領域を形成するための不純物を前記第一領域をマスク
又はカバーすることなしに導入することを可能にする。 これに加えて、前記絶縁層の厚さは前記第一領域の残り
の部分よりもいくらか高いドーパント濃度を有する前記
第一領域の表面層を前記絶縁層の下方で形成するように
前記一導電型の不純物が前記絶縁層を透過する比率に選
択される。前記表面層の増加したドーピングは前記反対
導電型の領域間の良い分離となるので、前記反対導電型
の領域間のパンチスルーのような問題を回避するか、あ
るいは少なくとも望ましくない増加する容量の影響をも
たらし得る前記第一領域の全体のドーピングを増大する
ことのないように抑制する。

【０００８】好ましい実施例において、前記第一領域上
の窓は第一マスキング層を用いて形成され、前記第一領
域で一導電型の比較的高いドープ領域を形成するための
不純物を導入し前記第一マスキング層を除去し、第二マ
スキング層を用いて前記第二領域上に窓を形成し、前記
第二領域の近傍に前記反対導電型の比較的低いドープ領
域を形成するための不純物を導入し、前記第二マスキン
グ層を前記第二領域近傍に一導電型の領域を形成するた
めの不純物を導入するに先立って除去する。

【０００９】反対導電型の比較的高いドープ環状領域を
反対導電型の比較的高いドープ領域として同時に第二領
域の境界となるように形成できる。この場合この方法は
第一マスキング層を用いて第一領域上の窓及び第二領域
を取り囲む環状窓を形成し、第一領域近傍の比較的高い
ドープ領域及び第二領域の境界となる比較的高いドープ
環状領域を形成するための不純物を導入して前記第一マ
スキング層を除去し、第二マスキング層を用いて第二領
域に窓を形成し、第二領域近傍の比較的低いドープ領域
を形成するために不純物を導入し、次いで第二領域近傍
の一導電型の領域を形成するための不純物を導入するに
先立って第二マスキング層を除去する。

【００１０】このように、反対導電型の比較的高いドー
プ領域及び比較的低いドープ領域を分離して形成するこ
とが出来るので、例えば異なる型の不純物を用いて反対
導電型の比較的高いドープ領域及び比較的低いドープ領
域を形成することが可能である。例えば、比較的高いド
ープ領域をヒ素のような比較的低い拡散係数を有する不
純物を比較的高い注入量を用いて形成してもよく、一方
比較的低いドープ領域をリンのような比較的高い拡散係
数を有する不純物の比較的低い注入量を用いて形成して
もよい。これは反対導電型の比較的高いドープ領域及び
比較的低いドープ領域の特性を独立に最適化することを
可能にする。第一領域を比較的低い領域を形成するため
不純物の導入の間露出することができる。もちろん所望
で適切であれば上記の工程は別々に行うことができるの
で第二領域の窓を第一マスキング層で規定し、反対導電
型の比較的高いドープ領域を形成する工程に先立って反
対導電型の比較的低いドープ領域を形成するための不純
物を導入してもよい。このような場合、第二領域は反対
導電型の比較的高いドープ領域を形成するための不純物
の導入の間第二マスキング層でマスクされなければなら
ない。第二領域に一導電型の領域を形成する不純物を導
入する際には全くマスキング層を必要としない。

【００１１】一導電型の領域を規定する不純物を導入し
た後に、前記絶縁層は除去されてよく、次いで前記一主
表面上に例えばエピタキシャル成長により半導体材料の
層を設ける。この半導体材料は前記半導体基体と同一で
もよく、例えば両者とも単結晶シリコンで第一領域とし
て同一の導電型のものでもよい。

【００１２】次いで不純物を前記半導体材料層に導入し
第一領域で反対導電型の比較的高いドープ領域と交叉し
接触する反対導電型のウェル領域を規定し、第二領域で
反対導電型の環状領域は一導電型のウェル領域を一導電
型の領域と共に形成する前記半導体材料層の領域との境
界を形成する。相補導電型トランジスタを前記ウェル領
域内に設けてもよい。この相補型トランジスタはバイポ
ーラトランジスタでもよい。前記第一領域はｐ導電型で
、前記ｎｐｎ　トランジスタを本実施例の場合ｎ導電型
である反対導電型の比較的高いドープ領域の前記第一領
域の前記ウェル領域内に設けると共に、コレクタ領域の
埋め込み部分を設けて前記ｐｎｐ　トランジスタは前記
ｐｎｐ　トランジスタのコレクタ領域の埋め込み部分を
形成する一導電型の領域の第二領域で前記ウェル領域内
に設けられる。

【００１３】

【実施例】本発明の実施例を図面を参照し説明する。図
１のａ、図１のｂ、図２のａ、図２のｂ、図３のａ、図
３のｂ、図４のａ及び図４のｂは本発明による方法の各
工程に於ける半導体基体の一部を概略的に示す断面図で
ある。

【００１４】図５のａ、図５のｂ、図６のａ及び図６の
ｂは相補型バイポーラトランジスタの半導体装置を製造
する本発明による方法の使用を説明するための半導体基
体の一部の各工程における概略断面を示す。

【００１５】図７のａ、図７のｂは本発明による方法を
用いて製造される相補型絶縁ゲート電界効果型トランジ
スタ（ＣＯＭＳ）を含む半導体装置を説明するための半
導体基体の一部の各概略断面図を示す。

【００１６】上記各図は概略的に示すもので実寸により
描いたものではない。特に層又は領域の厚さのようにあ
る大きさは誇張し、他の大きさは縮小して図示している
。図において用いられる同一の参照番号は同一又は同様
の部分を示す。

【００１７】特に図１のａないし図４のｂを参照し、半
導体装置の製造方法について説明する。この方法では一
主表面２の近傍の一導電型の第一領域４を有する半導体
基体１を備え、前記一主表面２に絶縁層５を設け、マス
キング手段６、７を用いて前記一主表面の第一領域２０
及び第二領域２１上の前記絶縁層５内に窓８、９、１０
を形成し、不純物を導入して前記第一領域２０の近傍に
反対導電型の比較的高いドープ領域１１及び前記第二領
域２１の近傍に反対導電型の比較的低いドープ領域１２
を形成し、次いで前記反対導電型の比較的低いドープ領
域１２内に一導電型の領域１３を形成するために一導電
型の不純物を導入する。

【００１８】本発明によればこの方法は、前記一導電型
の不純物を導入するに先立って前記絶縁層５の表面５ａ
を露出し、前記反対導電型の比較的低いドープ領域１２
内で前記反対導電型の比較的高いドープ領域１１内では
ない領域に、一導電型の領域１３を形成するのに十分な
注入量で前記絶縁層５内の窓８、１０を介して一導電型
の不純物を導入し、前記絶縁層５の厚さは前記絶縁層５
を浸透する一導電型の不純物が前記絶縁層５の下方の前
記一主表面５の近傍の前記第一領域４の表面層４０のド
ーピングを増大させるような比率の厚さである。

【００１９】従って、このような方法を用いれば第一導
電型の領域１３を形成する不純物は前記絶縁層５内の窓
８、１０を介して前記第二領域２１の近傍の比較的低い
ドープ領域１２内に領域１３を形成するのに十分な注入
量だが、反対導電型の比較的高いドープ領域１１をオー
バードープするには不十分な注入量で注入される。この
ように、前記領域１３を形成する不純物は前記第一領域
２０をマスクまたは被覆する必要なく導入することが出
来る。また前記絶縁層５の厚さは前記一導電型の不純物
が前記絶縁層５を浸透して前記絶縁層５の下方で前記第
一領域４の残りの部分よりもいくらか高いドーパント濃
度を有する前記第一領域４の表面層４０を形成するよう
な比率の厚さに選択される。前記表面層４０の増大した
ドーピングは反対導電型の領域１１と１２との間の良い
分離を設け前記反対導電型領域の１１と１２の間のパン
チスルー（ｐｕｎｃｈ　−ｔｈｒｏｕｇｈ）のような問
題を不所望の増大した容量効果を生ずるような前記第一
領域の全体のドーピング量を増大させる必要なしに回避
または少なくとも抑制することが出来る。

【００２０】本発明による方法の実施例を図１のａない
し図４のｂを参照して説明する。図１のａ、図２のａ、
図３のａ及び図４のａは前記一主表面２の第一領域２０
を組み入れる半導体基体１の部分Ｂｎを示し、図１のｂ
、図２のｂ、図３のｂ及び図４のｂは前記一主表面２の
第二領域２１を組み入れる半導体基体１の部分Ｂｐを示
す。

【００２１】図１のａないし図４のｂに説明される特定
の実施例について、半導体基体１は第一主表面２及び第
二主表面３を有する単結晶シリコン基体からなる。前記
半導体基体１は一導電型、即ちこの実施例ではｐ導電型
であり、この領域の比抵抗は実質的には１５ないし２５
　Ｏｈｍ．ｃｍ　を有する。この実施例において第一領
域４は半導体基体１で形成される。

【００２２】絶縁層５を適切な従来技術によって形成さ
れるシリコン酸化層のように前記半導体基体１の第一主
表面２上に設ける。この場合前記絶縁層５は熱酸化層ま
たは従来の気相成長法（ＣＶＤ）を用いて被着したもの
でもよい。この実施例の場合、絶縁層５は約１５０ｎｍ
（ナノメータ）の厚さを有する。

【００２３】第一マスキング層６、この実施例では従来
のフォトレジストの層を前記絶縁層５の表面５ａに設け
て従来のフォトリソグラフィー技術を用いてパターンを
形成することにより第一及び第二マスクの窓６ａ及び６
ｂを規定する。前記絶縁層５は次いで従来のウェットエ
ッチング法（ｗｅｔ　ｅｔｃｈｉｎｇ　ｐｒｏｃｅｓｓ
）　を用いてエッチングされ、このマスクの窓６ａ及び
６ｂを介して第一の窓８（図１のａ参照）を規定して前
記一主表面２の第一領域２０を露出し、また第二環状窓
９（図１のｂ参照）は前記一主表面２の第二領域２１の
境界となる環状領域２１ａ　を露出する。

【００２４】反対導電型の不純物、即ちこの実施例の場
合はｎ導電型の不純物を前記窓８及び９を介して導入す
る。この実施例では、ヒ素イオン（Ａｓ＋　）　を３×
１５１５原子ｃｍ２　の注入量及び１００ｋｅＶ（キロ
エレクトロンボルト）注入エネルギーでイオン注入する
。

【００２５】図１のａ及び図１のｂに各々示すように、
イオン注入されたヒ素イオンは最後に比較的高いドープ
領域１１及び比較的高いドープ環状領域１４を形成する
先行領域１１０　及び１４０　を形成する。前記第一マ
スキング層６は次工程の間前記半導体基体１中に拡散し
得る前記ヒ素イオンが前記絶縁層５内にイオン注入され
るのを防止する。

【００２６】前記第一マスキング層６を次いで従来技術
を用いて除去し、第二マスキング層７を設ける。前記第
二マスキング層７は従来のフォトレジスト層でもよく、
この層は従来技術を用いて前記第二領域２１上にマスク
窓７ａを規定する。この実施例では、マスク窓７ｂも又
前記第一領域上に規定されるが、しかしながら前記第一
領域２０は前記第二マスキング層７により被覆されたま
まである。所望であれば、例えば前記露出されたシリコ
ン表面領域２０及び２１ａ　上のフォトレジスト材料の
存在が望ましくない場合には、薄い熱酸化層（図示せず
）を前記ヒ素イオン注入の後前記第二マスキング層７を
被着する前に成長してもよい。

【００２７】前記第二領域（及び露出された熱酸化）上
の前記絶縁層５の部分は従来技術のウェットエッチング
工程を用いて除去され、図２のｂに示すように前記第二
領域２１上の窓１０を規定する。図２のａにおいて示す
ように前記第一領域２０上の窓８も露出される。

【００２８】反対導電型の不純物を前記反対導電型の比
較的低いドープ領域１２を後に形成する先行領域１２０
　（図２のｂ参照）を前記第二領域２１の窓１０の下方
に規定して導入する。この実施例ではリンイオン（ｐ＋
　）を１．５　×１０１３原子ｃｍ−２の注入量で１０
０ｋｅＶのエネルギーでイオン注入して先行領域１２０
　を規定する。この実施例では前記窓８も露出されるの
でリンイオンも第一領域２０へ注入される。

【００２９】前記第二マスク層７を次いで除去し、前記
半導体基体１のプリアニーリング処理（ｐｒｅ−ａｎｎ
ｅａｌｉｎｇ　ｔｒｅａｔｍｅｎｔ）を行う。このプリ
アニーリングは例えば窒素雰囲気中で摂氏１０００℃で
行い、イオン注入損傷をアニールする。酸化処理が行わ
れて前記露出されたシリコン領域２０及び２１上に薄い
熱酸化層１５（図３のａ及び図３のｂ参照）を規定し、
実際には摂氏１２００℃で１時間の次工程の熱処理をす
る間シリコン表面を保護し、イオン注入された不純物を
ドライブイン（ｄｒｉｖｅ−ｉｎ）　拡散して比較的高
いドープ領域１１、比較的低いドープ領域１２及び環状
領域１４を図３のａ及び図３のｂに示すように形成する
。図３のｂにおいて説明されるように前記第一領域４内
でのリンイオンの拡散速度が高いので比較的低いドープ
領域１２は比較的高いヒ素ドープ領域１４よりも半導体
基体１の中により深く延在することになる。

【００３０】上記ドライブイン熱処理工程（ｄｒｉｖｅ
−ｉｎ　ｈｅａｔｔｒｅａｔｍｅｎｔ）の後、一導電型
の不純物をマスクとして前記絶縁層５のみを用いて前記
半導体基体１中に導入する。この実施例において、ホウ
素イオン（Ｂ＋　）を、前記絶縁層５を介して半導体基
体１中にイオン注入して前記比較的低いドープ領域１１
内に前記一導電型の領域１３、即ち本実施例ではｐ導電
型の領域を規定する。ホウ素イオン注入の注入量及びエ
ネルギーは比較的低いドープ領域１２をオーバードープ
して領域１３を規定するのに十分であるが、前記比較的
高いドープ領域１１をオーバードープするには不十分で
、したがってこの比較的高いドープ領域１１はｎ導電型
のまま残る。前記絶縁層５の厚さ及び前記ホウ素イオン
注入のエネルギー量を前記ホウ素イオンが絶縁層５内に
浸透して前記絶縁層５の下方の前記第一領域５のより高
いｐ導電型表面層４０（図３のａないし図４のｂにおい
て破線により前記第一領域の残りの部分から分離して示
されている）を規定するように選択する。 本実施例において、前記絶縁層５は約１５０ｎｍ　の厚
さを有し、前記ホウ素イオン注入は３×１０１３原子ｃ
ｍ−２の注入量で２５ｋｅＶ　のエネルギーを用いる。 このようにして、前記ホウ素イオン注入の末端（ｔａｉ
ｌ）、即ち全注入量の約１０％が前記絶縁層５に浸透し
、この結果本実施例において前記絶縁層５の下方の最大
濃度は約１×１０１６ないし２×１０１６原子ｃｍ−３
である。半導体基体１は熱処理を加えて導入された不純
物をドライブイン（ｄｒｉｖｅ−ｉｎ）　拡散すること
により一導電型の前記領域１３を規定する。前記比較的
高いｎ導電型領域１１及び１４に注入されたホウ素イオ
ンは高いヒ素イオン濃度により保持され、この製造工程
においては更に他の挙動を示すことはない。

【００３１】このドライブイン処理（ｄｒｉｖｅ−ｉｎ
拡散処理）の後、前記絶縁層５及び他の酸化物は前記一
主表面２から除去されて図４のａ及び図４のｂに示され
るような構造を設ける。図４のａ及び図４のｂに示され
る構造は他の製造工程にも適切に用いることが出来る。 以下に説明する実施例において、上記説明の方法によっ
て規定される領域１１、１２、１３及び１４は半導体材
料の層により次の工程で埋め込まれて前記領域１１、１
２及び１４の場合には前記半導体基体１内に規定される
分離素子のためのウェル領域またはバリア領域を規定す
る。

【００３２】図５のａないし図６のｂは、図４のａ及び
図４のｂにおいて示される構造を相補型バイポーラ技術
に用いる他の工程を説明する。このように、この実施例
において反対導電型、即ちｎ導電型の比較的高いドープ
領域１１はｎｐｎ　バイポーラトランジスタＮのコレク
ター領域の埋め込み部分を設けると同時に領域１２及び
領域１４はｐｎｐ　トランジスタＰのための分離を規定
して、前記一導電型１３の領域はコレクター領域の埋め
込み部分を規定する。

【００３３】前記絶縁層５の除去の後この実施例では、
ｐ導電型シリコンの層３０を図５のａ及び図５のｂに示
されるような従来のエピタキシャル技術により前記一主
表面２上に成長する。

【００３４】前記エピタキシャル層３０の表面は前記第
一領域２０上に第一素子領域２００　を設けこの領域に
ｎｐｎ　バイポーラトランジスタＮを形成し、前記第二
領域２１上に第二素子領域２０１　を設け、この領域に
前記ｐｎｐ　バイポーラトランジスタＰを形成する。

【００３５】前記各素子領域２００　、２０１　及び他
の素子領域（図示せず）は、例えば従来のシリコンの局
所酸化技術を用いて酸化シリコン−窒化シリコンマスク
（図示せず）でフィールド酸化パターン６０を形成する
ことにより互いに分離して規定される。絶縁ゲート型電
界効果トランジスタ（ＩＧＦＥＴ）　のために必要であ
れば様々な臨界値調整イオン注入（ｔｈｒｅｓｈｏｌｄ
　ａｄｊｕｓｔｍｅｎｔ　ｉｍｐｌａｎｔａｔｉｏｎｓ
）を行うこともできる。又図示はされていないが、高濃
度にドープされたチャンネルストッパー領域を前記フィ
ールド酸化パターン６０下方にイオン注入により、前記
フィールド酸化パターン６０の形成前に設けてもよい。

【００３６】不純物を前記エピタキシャル層３０に導入
して、前記第一領域２０上に比較的低いドープｎ導電型
ウェル領域３１（図５のａ参照）を規定し、前記埋め込
み領域１１と共にｎｐｎ　バイポーラトランジスタＮの
コレクター領域を規定する。同時に比較的高いドープｎ
導電型環状領域４１を前記一主表面２の環状領域２１ａ
　上に規定して比較的高いドープ環状領域１４と接触さ
せて、これにより前記領域１３及び比較的高いドープ領
域４１により制限された前記エピタキシャル層の部分３
０ａ　により規定されるｐｎｐ　バイポーラトランジス
タＰのコレクタ領域を囲む分離を完成する。

【００３７】図５のａから明らかなように、前記素子領
域２００　及び２０１　を規定するのに加えて、前記フ
ィールド酸化物パターンの領域６０ａは前記領域２００
　でコレクタコンタクト領域３２を規定するのに役立ち
、コレクタコンタクト領域３２は一導電型の不純物で二
回ドープされ、一回は比較的低いドープコレクタ領域３
１の形成の間に、他の１回は適切なマスクを介して前記
コレクタ領域とのオーミックコンタクト（ｏｈｍｉｃ　
ｃｏｎｔａｃｔ）　を可能にする。フィールド酸化パタ
ーンの領域６０ｂ　は、同様にして前記２０１　領域で
前記ｐｎｐ　トランジスタＰのコレクタコンタクト領域
４２を規定する。

【００３８】多結晶シリコンを次いで従来技術の気相成
長法（ＣＶＤ）　技術を用いて約５００ｎｍ　の厚さに
被着する。マスキング層（図示せず）を前記被着された
多結晶シリコン層上に設けて前記領域２００　をマスク
し、ｎ導電型不純物、即ち本実施例ではリンイオンの代
表的には５０ｋｅＶ　のエネルギーで２×１０１６原子
ｃｍ−２の注入量で前記マスクを介してイオン注入し、
前記領域２０１　にｎ導電型の多結晶シリコンを設け、
以下の説明から明らかなように、前記ｐｎｐ　バイポー
ラトランジスタＰの外因性ベース領域４５を形成する。 前記マスキング層は次いで除去されてｐ導電型不純物、
即ち本実施例ではホウ素イオンを３０ｋｅＶ　のエネル
ギーで３×１０１５ｃｍ−２の注入量でイオン注入して
、先にアンドープ（ｕｎｄｏｐｅｄ）　の多結晶シリコ
ンをｐ導電型に変えて、前記領域２００　にｐ導電型多
結晶シリコンを設けて前記ｎｐｎ　バイポーラトランジ
スタＢｎの外因性ベース領域を形成する。用いられた注
入量はｎ導電型多結晶シリコンをオーバードープするの
には不十分であるので、このためｎ導電型のまま残る。

【００３９】酸化シリコン層、すなわちこの実施例では
ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃ
ａｔｅ）　の層を前記多結晶シリコン層上に約３００ｎ
ｍ　の厚さに被着し、酸化シリコン層及びその下にある
多結晶シリコン層を次いでエッチングし、適切なマスク
を介して従来技術を用い前記領域２００　及び２０１　
にドープ多結晶シリコン領域１０１　及び１０２　を各
々規定し、図５のａ及び図５のｂに示すように被覆キャ
ッピング酸化物層３００　を規定する。

【００４０】前記領域２００　はマスクされて一導電型
の不純物、即ち本実施例ではｎ導電型の不純物をドープ
多結晶シリコン領域１０２　を用いて導入し、キャッピ
ング酸化層３００　及びフィールド酸化物パターン６０
をマスクとしてｐｎｐ　バイポーラトランジスタＰの真
性ベース領域４４を規定する。このマスクの除去の後、
第二素子領域２０１　をマスクしｐ導電型不純物を導入
しｎｐｎ　バイポーラトランジスタＮの真性ベース領域
３４を形成する。次工程のアニール処理の間、不純物は
前記ドープ多結晶シリコン領域１０１　及び１０２　か
ら下にあるシリコンへ拡散を引き起こして図５のａ及び
図５のｂに示すようにバイポーラトランジスタＮ及びＰ
の外因性ベース領域３５及び４５を形成する。

【００４１】他の酸化シリコンの層、即ちこの実施例で
は再びＴＥＯＳ層を前記表面構造上に被着し、従来技術
を用いて異方性エッチングをすることにより図６のａ及
び図６のｂに示すように前記ドープ多結晶シリコン領域
１０１及び１０２　の側壁上に絶縁スペーサ領域４００
　を残す。

【００４２】次いで多結晶シリコンの第二層を被着して
従来技術のフォトリソグラフィー及びエッチング技術を
用いてパターンを形成する。マスキング層を設けて領域
２０１を被覆しｎ導電型不純物を前記マスキング層を用
いて導入し（図示せず）、マスクとしてフィールド酸化
物６０及びキャッピング酸化領域３００　を用い、ｎ導
電型不純物を導入し領域２００　においてエミッタ窓内
及びコレクタコンタクト領域３２上に高濃度のｎ導電型
ドープ多結晶シリコン領域２０３　及び２０４　を各々
形成する。このマスキング層は除去されて、他のマスキ
ング層に置き換えられて、領域２０１　で各々エミッタ
ー窓内及びコレクタ領域４２上のｐ導電型ドープ多結晶
シリコン２０５　及び２０６　を形成するｐ導電型不純
物を導入する際に領域２００　をマスクする。

【００４３】このマスキング層を除去した後、例えばチ
タンのようなシリサイドメタルを例えば従来のスパッタ
技術を用いて約３０ｎｍの厚さに被着し、高速熱アニー
ル（ＲＴＡ）を行い第二ドープ多結晶シリコン領域２０
３から２０５　の上にチタニウムシリサイド表面領域５
００　を形成する。未反応のチタンを選択的に酸化物領
域から除去する。

【００４４】絶縁層７を前記表面構造上に設ける。この
絶縁層７を再びＴＥＯＳ層としてもよい。この絶縁層７
を従来の既知の技術、例えばレジストまたはガラスのよ
うな（例えばＢｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ
　ｇｌａｓｓ（ＢＰＳＧ）　）のような流動性媒体を付
着して平坦化し、ＴＥＯＳ層７とレジストまたはＢＰＳ
Ｇ層とを同じ速度でエッチングするようなエッチャント
で前記絶縁層をエッチングする。

【００４５】前記エミッタ領域３６及び４６とバイポー
ラトランジスタＮ及びＰの高ドープコレクタコンタクト
領域３２ｂ　及び４２ａ　をドープ多結晶シリコン領域
２０３，　２０４，　２０５　及び２０６　からの不純
物の拡散により形成する。一般に、この拡散は専用の高
温度処理工程により上記シリサイド反応工程に先立って
行われるが、この際もちろんドープ多結晶シリコンから
の不純物の付加的な拡散は前記シリサイド工程及び既に
述べた平坦化工程においても生じるであろう。

【００４６】コンタクト窓マスク（図示せず）を平坦化
絶縁層７上に設け、これらの開口されたコンタクト窓は
バイポーラトランジスタのエミッタＥ、ベースＢ及びコ
レクタＣのコンタクト形成するための次工程メタライゼ
ーションにより電気的接続をすることが出来る。このよ
うに本発明による方法を用いて３つの異なる埋め込み層
または領域を２つのマスクのみを用い異なるドーパント
を用いて形成することが出来る。本実施例では、図５の
ａないし図６のｂにおいて説明するように、埋め込み領
域が相補型バイポーラトランジスタＮ及びＰのコレクタ
領域の部分１１及び１３とバイポーラトランジスタＰの
一つであるｐｎ接合分離の部分１２を設ける。

【００４７】上記実施例において、ｎ導電型領域１１及
び１２をヒ素とリンとを各々イオン注入して形成し、ｐ
　導電型領域をホウ素イオンをイオン注入して形成する
。

【００４８】上記の方法を用いてホウ素イオンをマスク
を用いずに導入することが出来、このような方法でｐｎ
ｐ　バイポーラトランジスタＢｐのコレクタ領域の部分
１３をリンドープ領域１２上に設け、前記ヒ素ドープ領
域１１の非常に大きなドーピングがホウ素を所定の位置
に保持するので、逆の現象を得ずにホウ素イオンは前記
ヒ素ドープ領域１１に進入し、ヒ素及びリンでドープさ
れた領域１１及び１２の外側に、硼素イオン注入の端部
（一般には全注入量の約１０％）が前記絶縁層５に浸透
してｎ導電型領域間のホウ素ドーピングをいくらか増大
させるような厚さを前記絶縁層５は有し、この結果増大
した不純物濃度の表面層４０を得る。この表面層４０は
良い分離となり（すなわちパンチスルー及び他の不所望
な効果の可能性を減少する）、一方半導体基体の第一領
域４により形成される基板の容量を実質的には増大しな
い。

【００４９】図５のａないし図６のｂを参照して説明し
た方法は一実施例であり、図４のａ及び図４のｂに示す
構造及び本発明による方法を用い製造される構造は相補
型バイポーラトランジスタを形成するのに用いてもよい
し、他の適切な方法もまた、各トランジスタウェル領域
を形成するため図４のａ及び図４のｂに示すような構造
を用いて相補型バイポーラトランジスタを設けるのに用
いることが出来る。実際の詳細なコレクタ、ベース及び
エミッタの構造はもちろん異なる。このように、上記実
施例は二重多結晶シリコンバイポーラトランジスタを示
すがバイポーラトランジスタの他の型を形成することも
可能である。

【００５０】領域１１，　１２及び１３を図４のａ及び
図４のｂに示すように本発明による方法を用いて、他の
素子構造の埋め込み領域として設けられることに注目さ
れたい。 このように、図４のａ及び図４のｂに示す構造はＣＭＯ
Ｓ（相補型ＭＯＳ）半導体装置におけるウェル領域を形
成するのに用いることができる。

【００５１】これに加えて本発明はいわゆるＢＩＣＭＯ
Ｓ装置に適応することが出来、バイポーラ装置がＣＭＯ
Ｓ装置と共に形成される。図７のａ及び図７のｂに各々
示すように本発明による方法を用いてｎチャンネル及び
ｐチャンネルのＭＯＳＦＥＴ（ＩＧＦＥＴ）　のＩｎ及
びＩｐを形成することが出来、この方法において図６の
ａ及び図６のｂに示されるようにバイポーラトランジス
タＮ及びＰもまた形成される。

【００５２】このように、図７のｂに示すように、ｐチ
ャンネルＩＧＦＥＴ　Ｉｐはｎｐｎ　バイポーラトラン
ジスタＮ（図６のａ参照）のコレクタ領域に用いられる
のと同様にしてウェル領域５０内に設けられ、従って適
切なマスクを応用することにより前記ウェル領域５０の
比較的高いドープ埋め込み領域５１を領域１１と共に形
成することが出来ると同時にこのウェル領域５０のより
低いが比較的高いドープ領域５２も又バイポーラトラン
ジスタＢｎのコレクタの領域３１と共に形成することが
出来る。

【００５３】ＭＯＳＦＥＴ　Ｉｐ　及びＩｎの素子領域
はもちろんフィールド酸化物６０の領域６０ｃ　及び６
０ｄ　により埋め込まれる。薄い熱酸化物を設けてゲー
ト絶縁領域５５を規定し、絶縁ゲート５３及び５４の導
電領域１０３　及び１０４　をバイポーラトランジスタ
Ｎ及びＰ（図６のａ及び図６のｂ参照）の外因性ベース
領域を形成するためにドープ多結晶シリコン１０１　及
び１０２　を形成するのに用いるのと同様に同一の多結
晶ポリシリコン層から適切なマスクを応用することによ
り設けることが出来る。一般に導電ゲート領域１０３　
及び１０４　の双方共ｎ導電型である。

【００５４】ＩＧＦＥＴ　のソース・ドレイン領域５６
，　５７，　５８及び５９の比較的低い補助領域５６ａ
，　５７ａ，　５８ａ　及び５９ａ　は、各々適切な導
電型の真性ベース領域３４又は４４で形成され、一方ソ
ース及びドレイン領域５６，　５７，　５８及び５９の
比較的高いドープ補助領域５６ｂ，５７ｂ，　５８ｂ　
及び５９ｂ　は多結晶シリコン領域２０３，　２０４，
　２０５　及び２０６　を備える適切なドープ多結晶シ
リコン領域２０７　及び２０８　からの不純物の拡散に
よって形成され、多結晶シリコン領域２０３，　２０４
，　２０５　及び２０６　はエミッタ領域３６及び４６
とバイポーラトランジスタＮ及びＰ（図６のａ及び図６
のｂを参照）のコレクタコンタクト領域３２ａ及び４２
ａ　を備える。

【００５５】本発明による方法は上記導電型とは逆の導
電型にも応用することが出来ることはもちろん、またシ
リコン以外の半導体材料、例えばガリウムヒ素のような
ＩＩＩ−Ｖ化合物のような半導体材料にも応用できるこ
とはもちろんである。

【００５６】上記記載から他の応用例は当業者にとって
明確である。このような応用例は半導体技術の分野で既
知の特徴を含むものであってもよく、また上記に既に述
べた特徴に代わるあるいはこの特徴に加えることが出来
るものでも良い。本願では特定の特徴の組合せについて
特許請求の範囲が規定されているけれども、本願の記載
の範囲は本願明細書中に明確にあるいは暗に示されてい
る新規な特徴または特徴の新規な組み合わせあるいはこ
れらの特徴の一つをまたはそれ以上のものの一般例ある
いは応用例を含むもので本願特許請求の範囲に記載され
る発明に同一か否か、及び本願発明と同じ技術的問題の
いくつかあるいは全部が解決されるか否かについて理解
されるべきである。本願審査中または本願より派生する
新しい出願にこのような特徴及び又はこのような特徴の
組合せを規定する新たな特許請求の範囲を請求する可能
性もある。

【図面の簡単な説明】

【図１】　　　　ａ、ｂは各々、本発明による方法にお
ける各工程に於ける半導体基体の一部を概略的に示す断
面図。

【図２】　　　　ａ、ｂは各々、本発明による方法にお
ける各工程に於ける半導体基体の一部を概略的に示す断
面図

【図３】　　　　ａ、ｂは各々、本発明による方法
における各工程に於ける半導体基体の一部を概略的に示
す断面図

【図４】　　　　ａ、ｂは各々、本発明による
方法における各工程に於ける半導体基体の一部を概略的
に示す断面図

【図５】　　　　ａ、ｂは各々、本発明に
よる方法の使用を相補型バイポーラトランジスタの半導
体装置を製造する本発明による方法の使用を説明するた
めの半導体基体の一部の各工程における概略断面を示す
。

【図６】　　　　ａ、ｂは各々、本発明による方法の使
用を相補型バイポーラトランジスタの半導体装置を製造
する本発明による方法の使用を説明するための半導体基
体の一部の各工程における概略断面を示す。

【図７】　　　　ａ、ｂは各々、本発明による方法を用
いて製造される相補型絶縁ゲート電界効果型トランジス
タ（ＣＯＭＳ）を含む半導体装置を説明するための半導
体基体の一部の各概略断面図を示す。

【符号の説明】

１…半導体基体、２…第一主表面、３…第二主表面、４
…第一領域、　　５…絶縁層、　　　　６…第一マスキ
ング層、７…第二マスキング層、　　８、９、１０…窓
、１１…比較的高いドープ領域、１２…比較的低いドー
プ領域、　　　　１３…一導電型の領域、１４…環状領
域、１５…熱酸化層、　　２０…第一領域、　　２１…
第二領域、３０…ｐ導電型シリコン層、　　　　３１…
ドープｎ型導電型ウェル領域、３２、４２…コレクタコ
ンタクト領域、３５、４５…外因性ベース領域、３６、
４６…エミッタ領域、　　　　　　　　　　４０…ｐ導
電型表面層、４１…ｎ導電型環状領域５３、５４…絶縁
ゲート、　　　　　　　　　　　　５５…ゲート絶縁領
域、５６、５７、５８、５９…ソース・ドレイン領域、
６０…フィールド酸化パターン、１０１　、１０２　…
ドープ多結晶シリコン領域、１０３　、１０４　…導電
領域、２００　…第一素子領域、　　２０１　…第二素
子領域、２０３　、２０４　…ｎ導電型ドープ多結晶シ
リコン領域、２０５　、２０６　…ｐ導電型ドープ多結
晶シリコン領域、３００　…被覆キャッピング酸化物層
、　　　　　　４００　…スペーサ領域、５００　…チ
タニウムシリサイド表面領域

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　一主表面近傍に一導電型の第一領域を
   有する半導体基体を設け、前記一主表面上に絶縁層を設
   け、マスキング手段を用いて前記一主表面の第一及び第
   二領域上の絶縁層内に窓を形成し、不純物を導入して前
   記第一領域の近傍に反対導電型の比較的高いドープ領域
   及び前記第二領域の近傍に前記反対導電型の比較的低い
   ドープ領域を形成し、次いで前記反対導電型の比較的低
   いドープ領域内に前記一導電型の領域を形成するために
   一導電型の不純物を導入する方法において、前記一導電
   型の不純物導入に先行し前記絶縁層の表面を露出し前記
   絶縁層内の窓を介して前記一導電型の不純物を前記反対
   導電型の比較的低いドープ領域内で前記反対導電型の比
   較的高いドープ領域でない領域に前記一導電型の領域を
   形成するのに十分な注入量（ｄｏｓｅ）で導入し、前記
   絶縁層の厚さは前記絶縁層を透過する前記一導電型の不
   純物が前記絶縁層下方の前記一主表面に近傍の前記第一
   領域の表面層のドーピングを増加するような比率の厚さ
   であることを特徴とする半導体装置の製造方法。
2. 【請求項２】　　請求項１に記載の半導体装置の製造方
   法において、前記第一領域上の窓を第一マスキング層を
   用いて形成し、前記第一領域で一導電型の比較的高いド
   ープ領域を形成するための不純物を導入し前記第一マス
   キング層を除去し、第二マスキング層を用いて前記第二
   領域上に窓を形成し、前記第二領域の近傍に前記反対導
   電型の比較的低いドープ領域を形成するための不純物を
   導入し、前記第二マスキング層を前記第二領域近傍に一
   導電型の領域を形成するための不純物を導入するに先立
   って除去することを特徴とする半導体装置の製造方法。
3. 【請求項３】　　　　請求項１に記載の半導体装置の製
   造方法において、反対導電型の比較的高いドープ環状領
   域を反対導電型の比較的高いドープ領域として同時に第
   二領域の境界となるように形成することを特徴とする半
   導体装置の製造方法。
4. 【請求項４】　　請求項３に記載の半導体装置の製造方
   法において、第一マスキング層を用いて第一領域上の窓
   及び第二領域を取り囲む環状窓を形成し、第一領域近傍
   の比較的高いドープ領域及び第二領域の境界となる比較
   的高いドープ環状領域を形成するための不純物を導入し
   て前記第一マスキング層を除去し、第二マスキング層を
   用いて第二領域に窓を形成し、第二領域近傍の比較的低
   いドープ領域を形成するために不純物を導入し次いで第
   二領域近傍の一導電型の領域を形成するための不純物を
   導入するに先立ち第二マスキング層を除去することを特
   徴とする半導体装置の製造方法。
5. 【請求項５】　　請求項２又は請求項４に記載の半導体
   装置の製造方法において、第一領域上の前記絶縁層に既
   に形成された窓を露出するために第二マスキング層を設
   けることを特徴とする半導体装置の製造方法。
6. 【請求項６】　　請求項１ないし請求項５の何れか１項
   に記載の半導体装置の製造方法において、一導電型の領
   域を規定する不純物を導入した後前記絶縁層を除去し、
   次いで前記一主表面上に前記一導電型の半導体材料の層
   を設けることを特徴とする半導体装置の製造方法。
7. 【請求項７】　　請求項６に記載の半導体装置の製造方
   法において、不純物を前記半導体材料層に導入し第一領
   域で反対導電型の比較的高いドープ領域と交叉し接触す
   る反対導電型のウェル領域を規定し、一導電型のウェル
   領域を一導電型の領域と共に形成する前記半導体材料層
   の領域の境界の第二領域で反対導電型の環状領域を形成
   することを特徴とする半導体装置の製造方法。
8. 【請求項８】　　請求項７に記載の半導体装置の製造方
   法において、前記ウェル領域内に相補導電型トランジス
   タを設けることを特徴とする半導体装置の製造方法。
9. 【請求項９】　　請求項８に記載の半導体装置の製造方
   法において、前記ウェル領域内に各々ｎｐｎ　バイポー
   ラトランジスタ及びｐｎｐ　バイポーラトランジスタを
   設けることを特徴とする半導体装置の製造方法。