JPH0481337B2 - - Google Patents

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JPH0481337B2
JPH0481337B2 JP57164840A JP16484082A JPH0481337B2 JP H0481337 B2 JPH0481337 B2 JP H0481337B2 JP 57164840 A JP57164840 A JP 57164840A JP 16484082 A JP16484082 A JP 16484082A JP H0481337 B2 JPH0481337 B2 JP H0481337B2
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oxide film
semiconductor
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layer
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Norio Anzai
Hideki Yasuoka
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Hitachi Ltd
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Priority to IT22983/83A priority patent/IT1168294B/it
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Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 本発明はバイポーラトランジスタと絶縁ゲート
型電界効果トランジスタ（MOS FET）とを共
存させたバイポーラ・金属酸化物半導体（Bi−
MOS）半導体集積回路装置（以下ICと称す）を
得るに適した製造方法に関するものである。
一つの半導体基体上にバイポーラトランジスタ
とｎチヤネルMOS FETあるいはコンプリメン
タリMOS FET（Ｃ−MOS）を共存させる場合の
プロセスとして、(1)ｐ型Si（シリコン）基板の上
に一部でn+型埋込層をつくつてｎ型Si層をエピタ
キシヤル成長させ、このｎ型Si層の表面からの高
濃度のＢ（ボロン）拡散によつて一部ではＰ型基
板に達するアイソレーシヨンＰ型拡散層をつくつ
てｎ型Si層をいくつかの電気的に分離された島領
域とし、他の一部では同じく低濃度のＢ拡散によ
つて深いｐ型ウエルを形成し、このウエル表面に
ｎチヤネルMOS素子を形成するとともにｎ型Si
層の島領域にｐチヤネルMOS素子やバイポーラ
npnトランジスタを形成するブロセス、(2)上記プ
ロセスのうちアイソレーシヨンｐ型拡散層に選択
酸化膜を併用するプロセス等が本願発明者等によ
つて考えられていた。
しかし、これらのプロセス(1)、(2)はエミツタ深
さ5μｍ程度のバイポーラ素子を有する、エピタ
キシヤルｎ型Si層の厚さが10μｍ程度又はそれ以
上のBi−MOS ICの場合は問題ないが、Bi−
MOSICにおけるバイポーラトランジスタの高速
化をねらつた微細化のため、エピタキシヤルSi層
の厚さが1.5〜5μｍと薄くなつた場合に、n+型埋
込層からエピタキシヤルSi層内への「わき上り」
拡散が問題になる。
すなわちｐ型ウエルは、ウエル主面に形成され
るｎ−チヤネルMOSFETのソースドレイン耐圧
を保つためにある程度、深く（エピタキシヤル層
くらいの深さ）つくりこまなくてはならないが、
ｐ型ウエルの表面不純物濃度はMOSFETのVth
（しきい電圧）を決定するため、高濃度拡散する
ことは望ましくなく、その形成にあつては低濃度
（CS≒１×1016cm-3）かつ高温度（1200℃）で４
〜６時間と長い時間をかけて拡散処理する必要が
ある。その際にn+型埋め込み層のｎ型不純物
（Sb、Ｐなど）がエピタキシヤル層中に約3.5μｍ
も湧き上り拡散し、この部分の表面に例えばnpn
トランジスタを形成する場合にコレクタ・ベース
間耐圧が低下することになる。
それゆえ、実際にはｎ型埋込み層の湧き上りを
考慮するとエピタキシヤル層厚さは7μｍが限界
で、それ以下の厚さでBi−MOSICを形成してバ
イポーラトランジスタを高速化することは困難で
あつた。
本発明は、微細化された高速バイポーラトラン
ジスタを共存させることが可能なMSFETを有す
るICを提供することにあり、特に半導体表面部
での寄生チヤネルを防止し、MOSFETのスレシ
ヨールド電圧の制御を容易にすることが可能な、
高速かつ高集積化を図つたBi−MOS・ICの製造
方法を提供することにある。
かかる目的を達成するための本発明は、以下の
段階により半導体集積回路装置を製造することを
特徴としている。
第１導電型の半導体基板の一主面の選択された
第一主面部分に所定の不純物を導入し、基板と同
一導電型の第１半導体領域を形成する段階、 第１導電型の半導体基板の一主面の選択された
第二主面部分に所定の不純物を導入し、基板と反
対の第２導電型の第２半導体領域を形成する段
階、 前記第１、２半導体領域を有する基板の一主面
にその基板とは反対の導電型を示す第２導電型の
半導体層を形成する段階、 前記半導体領域上に位置したその半導体層の主
面に所定の不純物を導入し、その不純物の下方拡
散とともに前記第１半導体領域の上方拡散を成す
熱処理を行ない、下方および上方の拡散を連結さ
せることでその半導体層内にPN接合で区画され
た第１導電型ウエル領域を形成する段階、 前記ウエル領域を含む半導体層の表面を選択的
に酸化し、前記PN接合を横切る所定パターン形
状のフイルド酸化膜を形成する段階、 前記PN接合とフイルド酸化膜とで区画さまれ
たウエル領域のその主面に絶縁ゲート型電界効果
トランジスタを形成する段階、 前記第２半導体領域上に位置し、前記フイルド
酸化膜で区画された半導体層内の領域にバイポー
ラトランジスタを形成する段階。
かかる本発明によれば、上方・下方拡散によ
り、スレツシヨルド電圧（Vth）を制御するのに
容易な低不純物濃度のウエル形成を比較的短時間
で行なえるようになり、これにより横方向の拡散
を抑制することができるために微細化を図ること
ができる。
また、かかるウエル形成の時間短縮は第２半導
体領域の上方拡散（わき上がり拡散）を抑えるこ
とができ、この第２半導体領域を埋込層としたバ
イポーラトランジスタの形成にあたつてのコレク
タ・ベース間耐圧の低下をおさえることができ
る。
しかも、そのウエル領域を含む半導体層表面は
その表面を選択的に酸化（LOCOS酸化）するこ
とによつて厚いフイルド酸化膜を形成しているた
め、ウエル表面が比較的低濃度であつても厚いそ
のフイルド酸化膜の存在によりその酸化膜下での
寄生チヤネルができにくくなるという効果をもた
らす。
以下、本発明を実施例にそつて詳述する。
特に本発明は微細化をさらに進めて、エピタキ
シヤル層の厚さを1.5〜3μｍにまで薄くした場合
に有効である。
第１図乃至第１０図は、本発明の具体的実施例
を示し、エピタキシヤル層厚さが1.5〜3μｍと薄
く、アイソレーシヨン部を酸化膜と拡散層で形成
する微細Bi−CMOSICプロセスであつて、下記
各工程に対応する工程断面図である。
(1) 第１１図に示すように高比抵抗p-型Si結晶基
板１００を用意し、表面酸化により生成した酸
化膜（SiO2膜）２００をホトエツチ処理して
Sb（アンチモン等）をテポジツト・拡散するこ
とによりn+型埋込層３００を形成する。この
n+型埋込層３００はバイポーラnpnトランジス
タのコレクタの一部として形成されるものであ
る。
(2) 全面に再び酸化膜４００を生成し、第１２図
に示すようにホトエツチ処理してアイソレーシ
ヨン部とウエルを形成する部分を窓開し、Ｂ
（ボロン）をデポジシヨン（又はイオン打込み）
拡散しp+型埋込層５００，６００を形成する。
(3) 第１３図に示すように全面にSiをエピタキシ
ヤル成長させて厚さ3μｍ程度の高比抵抗ｎ型Si
層７００を形成する。このｎ型Si層７００の表
面を酸化して酸化膜８００を生成する。
(4) 酸化膜８００の一部を第４図に示すようにホ
トエツチングしてｐ型埋込層５００，６００に
対応する部分を窓開した後Ｂ（ボロン）をデポ
ジツト（又はイオン打込み）する。
(5) エピタキシヤルｎ型Si層７００において上下
よりＢ（ボロン）を拡散し、第５図に示すよう
にｐ型アイソレーシヨン部９００及びｐ型ウエ
ル１０００を形成する。
(6) 酸化膜８００をエツチ除去し（酸化膜８００
を残しておいてもよい）、新たに生成した酸化
膜１１００を介してナイトライド（Si3N4）を
デポジツトしホトエツチにより部分的にナイト
ライド膜１２００を形成し、このナイトライド
膜１２００をマスクとしてLOCOS酸化（低温
酸化）して第６図に示すように厚いフイルド酸
化膜１３００（１３００ａ，１３００ｂ，１３
００ｃ）を形成する。このフイルド酸化膜１３
００はｎ型Si層７００の表面下に1μｍ程度の深
さに入りこみ、その一部１３００ａはｐ型アイ
ソレーシヨン部９００の上面と接して両者によ
るアイソレーシヨン部を構成する。フイルド酸
化膜１３００の他の一部１３００ｂはｐ型ウエ
ルの周辺部と接する位置に、そのｎ型とｐ型ウ
エルとで構成されるPN接合を横切るように形
成されｎ型層とｐ型ウエルとのアイソレーシヨ
ン部となり、さらに他の一部１３００ｃはn+
型埋込層の形成されたバイポーラ部表面でコレ
クタ・ベース間のアイソレーシヨン部となる。
(7) 第７図に示すように気相によりデポジツトし
たCVD酸化物（SiO2）膜１４００を形成し、
ホトエツチング処理して一部を窓開し、この
CVD酸化物膜１４００とフイルド酸化膜１３
００ａ，１３００ｃとをマスクとしてバイポー
ラ部ｎ型層７００の一部にＢをデポジツト・拡
散することにより、npnトランジスタのｐ型ベ
ース１５００を自己整合的に形成する。この場
合のベースの深さは0.7μｍ程度とする。
(8) CVD酸化膜１４００及びSi層表面の薄い酸
化膜をエツチ除去した後、熱酸化によりゲート
酸化膜１６００を形成し、その上に気相よりsi
をデポジツトしてポリSi層を形成する。このホ
トエツチを行なつて第８図に示すようにMOS
側でポリSiゲート１７００を残し、新たに
CDV酸化膜１８００によるマスクを形成して
フイルド酸化膜１３００ａ，１３００ｂ及びポ
リSiゲート１７００をマスクとしてＢをデポジ
ツト（イオン打込み）・拡散することによりｐ
チヤネルMOSFETのp+型ソース・ドレイン１
９００を自己整合的に形成する。この場合の
p+型ソースの深さは0.4〜0.5μｍとする。
(9) CVD酸化膜１８００を取り除き、新たに
CVD酸化膜２０００で覆い、ホトエツチによ
り第９図に示すように一部を窓開し、Asをデ
ポジツト（又はイオン打込み）拡散することに
より、ｐ型ウエル１０００表面にｎチヤネル
MOSFETのn+型ソース・ドレイン２１００を
形成するとともにnpnトランジスタのn+型エミ
ツタ２２００及びn+型コレクタ（コンタクト
部）２３００を形成する。この場合のエミツタ
深さは0.4μｍ程度とする。なお、コレクタは別
の工程によりn+型埋込層４に達する深さとし
てもよい。
(10) CVD膜（２０００）を取り除き、全面に
PSG（リンシリケートガラス）等の絶縁膜２４
００を形成し、コンタクトホトエツチ後にAl
（アルミニウム）を蒸着し、Alホトエツチを行
なつて第１０図に示すように各半導体領域に抵
抗接続する電極２５００を完成する。なお図示
されないがポリSiゲートの延長部でPSG膜にあ
けたスルーホールを通してゲートAl電極を取
り出す。各Al電極はPSG膜上にAl配線として
延在させ相互に接続されることになる。なお、
第１１図に、上記プロセスにより製造されたｎ
チヤネルMOSFETの一部の断面（第９図のＢ
−B′断面）における不純物濃度プロフアイル
を示す。
以上述べた実施例においてはｐ型ウエルをp-
型基板に直結させた形で形成するので、ウエル形
成のための上下よりの拡散においては、下方（ｐ
型埋め込み層）よりの拡散濃度を上方よりのそれ
により高濃度化することができ、MOSFETの形
成される上層の低濃度を保つた状態で下方拡散進
行速度を速めることによりウエハ形成のための熱
処理時間は従来の約1/4に短縮されバイポーラ側
でのn+埋め込み層の「わきあがり」を従来の約
１／２に抑えることができる。
したがつてエピタキシヤル層が1.5μｍ〜3.0μｍ
と薄い場合であつてもn+型埋め込み層のわき上
りがあつた後も0.7〜1.3μｍの低濃度のエピタキ
シヤル層が残ることになり、npnトランジスタの
特性劣化はない。
またｐ型ウエル拡散とアイソレーシヨンのｐ型
層の拡散を同時に下方より行うため工程が短縮さ
れかつその部分での横方向のひろがりを抑えるこ
とができるとともにアイソレーシヨンの上部には
厚い酸化膜を形成しているため、p-型基板の反
転による寄生チヤネル発生を防止できることとな
る。なおLOCOS酸化は、1000℃×2.0時間の熱処
理が必要であるがｐ型ウエル拡散温度の1200℃に
比べて低いためn+型埋込み層のわき上りへの影
響は少ない。
以上の実施例で説明したごとく、本発明によれ
ばエピタキシヤル層厚さ5μｍ以下の微細化され
た高速バイポーラトランジスタをMOSFETと共
存させることができるとともに素子面積も縮小で
き、高速、大容量Bi−MOSICを提供することが
可能となる。本発明はBi−CMOSIC、Bi−
nMOS一般プロセスに応用することができ、特に
高速・高集積をねらつたもの、例えば1Kゲート
以上のゲートアレイ等に応用して有効である。
【図面の簡単な説明】
第１図〜第１０図は本発明によるBi−
CMOSICプロセスの一実施例を示す工程断面図、
第１１図は、本発明によるBi−CMOSICにおけ
るｎチヤネルMOSFETの不純物濃度曲線図であ
る。 １００……p-型Si基板、２００……酸化膜、３
００……n+型埋込層、４００……酸化膜、５０
０，６００……p+型埋込層、７００……ｎ型Si
層、８００……酸化膜、９００……ｐ型アイソレ
ーシヨン部、１０００……ｐ型ウエル、１１００
……酸化膜、１２００……ナイトライド膜、１３
００……フイールド酸化膜、１４００……
CVD・酸化膜、１５００……ｐ型ベース、１６
００……ゲート酸化膜、１７００……ポリSiゲー
ト、１８００……CVD酸化膜、１９００……p+
型ソース・ドレイン、２０００……CVD酸化膜、
２１００……n+型ソース・ドレイン、２２００
……n+型エミツタ、２３００……n+コレクタ、
２４００……PSG膜、２５００……Al電極。

Claims (1)

  1. 【特許請求の範囲】 １ 以下の段階を含むことを特徴とする半導体集
    積回路装置の製造方法。 第１導電型の半導体基板の一主面の選択された
    第一主面部分に所定の不純物を導入し、基板と同
    一導電型の第１半導体領域を形成する段階、 第１導電型の半導体基板の一主面の選択された
    第二主面部分に所定の不純物を導入し、基板と反
    対の第２導電型の第２半導体領域を形成する段
    階、 前記第１、２半導体領域を有する基板の一主面
    にその基板とは反対の導電型を示す第２導電型の
    半導体層を形成する段階、 前記半導体領域上に位置したその半導体層の主
    面に所定の不純物を導入し、その不純物の下方拡
    散とともに前記第１半導体領域の上方拡散を成す
    熱処理を行ない、下方および上方の拡散を連結さ
    せることでその半導体層内にPN接合で区画され
    た第１導電型ウエル領域を形成する段階、 前記ウエル領域を含む半導体層の表面を選択的
    に酸化し、前記PN接合を横切る所定パターン形
    状のフイルド酸化膜を形成する段階、 前記フイルド酸化膜で取り囲まれた前記ウエル
    領域主面に絶縁ゲート型電界効果トランジスタを
    形成する段階、 前記第２半導体領域上に位置し、前記フイルド
    酸化膜で区画された半導体層内の領域にバイポー
    ラトランジスタを形成する段階。
JP57164840A 1982-09-24 1982-09-24 半導体集積回路装置の製造方法 Granted JPS5955052A (ja)

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