JPH04259984A - メモリアクセス方法 - Google Patents
メモリアクセス方法Info
- Publication number
- JPH04259984A JPH04259984A JP3021954A JP2195491A JPH04259984A JP H04259984 A JPH04259984 A JP H04259984A JP 3021954 A JP3021954 A JP 3021954A JP 2195491 A JP2195491 A JP 2195491A JP H04259984 A JPH04259984 A JP H04259984A
- Authority
- JP
- Japan
- Prior art keywords
- data
- flip
- flop
- sas
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は画像メモリ等、多数デー
タをパラレルに読出し、これをシリアルデータに変換し
て用いる場合のメモリアクセス方法に関する。
タをパラレルに読出し、これをシリアルデータに変換し
て用いる場合のメモリアクセス方法に関する。
【０００２】
【従来の技術】高画質化要求のために画像データは増加
する傾向にあり、また画像処理の高速化も要求されてい
る。このために画像メモリが大容量化し、その読出しの
際のアクセスにも工夫が必要とされる。
する傾向にあり、また画像処理の高速化も要求されてい
る。このために画像メモリが大容量化し、その読出しの
際のアクセスにも工夫が必要とされる。
【０００３】図５は４画素分のデータを同時的に読出し
、これをシリアルデータに変換して表示部（図示せず）
へ送るようにしてある画像メモリ及びその周辺の回路の
ブロック図、図６はその動作説明のためのタイミングチ
ャートである。図において１，２，３，４はデュアルポ
ートの画像用随時書込読出メモリ（以下ＶＲＡＭという
） であり、同一アドレスに相隣する４画素のデータが
格納されており、この４つのＶＲＡＭで１フィールドの
データを記憶できるようにしてある。ＳＡＳ（シリアル
アクセスメモリストローブ） 信号作成回路１１は表示
部の各画素の表示タイミングを定めるドットクロックＣ
ＬＫ（図６（１））に同期するＳＡＳ 信号 （図６（
２））を作成し、これをＶＲＡＭ１，２，３，４及びＰ
／Ｓ（パラレル／シリアル） 変換制御回路１２へ与え
る。ＶＲＡＭ１，２，３，４はこのＳＡＳ 信号に同期
して、図示しないアドレス信号によって定まる番地のデ
ータ （図６（３） 〜（６））を出力し、これをＰ／
Ｓ 変換回路１３へ入力させる。Ｐ／Ｓ 変換回路１３
は同時的に入力された読出データをドットクロックＣＬ
Ｋ に従って表示画素順に従うシリアルデータ （図６
（７））に変換する。なお図６ （３）〜（７） 中の
番号は画素番号を表している。
、これをシリアルデータに変換して表示部（図示せず）
へ送るようにしてある画像メモリ及びその周辺の回路の
ブロック図、図６はその動作説明のためのタイミングチ
ャートである。図において１，２，３，４はデュアルポ
ートの画像用随時書込読出メモリ（以下ＶＲＡＭという
） であり、同一アドレスに相隣する４画素のデータが
格納されており、この４つのＶＲＡＭで１フィールドの
データを記憶できるようにしてある。ＳＡＳ（シリアル
アクセスメモリストローブ） 信号作成回路１１は表示
部の各画素の表示タイミングを定めるドットクロックＣ
ＬＫ（図６（１））に同期するＳＡＳ 信号 （図６（
２））を作成し、これをＶＲＡＭ１，２，３，４及びＰ
／Ｓ（パラレル／シリアル） 変換制御回路１２へ与え
る。ＶＲＡＭ１，２，３，４はこのＳＡＳ 信号に同期
して、図示しないアドレス信号によって定まる番地のデ
ータ （図６（３） 〜（６））を出力し、これをＰ／
Ｓ 変換回路１３へ入力させる。Ｐ／Ｓ 変換回路１３
は同時的に入力された読出データをドットクロックＣＬ
Ｋ に従って表示画素順に従うシリアルデータ （図６
（７））に変換する。なお図６ （３）〜（７） 中の
番号は画素番号を表している。
【０００４】
【発明が解決しようとする課題】以上の如き従来のメモ
リアクセス方法においては４つのＶＲＡＭ１，２，３，
４が同時的にアクセスされるので、ＳＡＳ 信号の立上
りタイミングでアクセス電流が集中し読出しデータにノ
イズが混入する不都合がある。また配線につき相応の配
慮が必要であった。本発明は斯かる問題点を解決するた
めになされたものであり、アクセス電流を分散し、アク
セス電流集中によるノイズ侵入を防止し、また電源回路
、メモリ回路の配線の小サイズ化を可能とするメモリア
クセス方法を提供することを目的とする。
リアクセス方法においては４つのＶＲＡＭ１，２，３，
４が同時的にアクセスされるので、ＳＡＳ 信号の立上
りタイミングでアクセス電流が集中し読出しデータにノ
イズが混入する不都合がある。また配線につき相応の配
慮が必要であった。本発明は斯かる問題点を解決するた
めになされたものであり、アクセス電流を分散し、アク
セス電流集中によるノイズ侵入を防止し、また電源回路
、メモリ回路の配線の小サイズ化を可能とするメモリア
クセス方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリアクセス
方法は、タイミングが相異する複数のメモリストローブ
信号（ＳＡＳ） に依り複数のメモリ（１，２，３，４
）を相異るタイミングで読出すことを特徴とする。
方法は、タイミングが相異する複数のメモリストローブ
信号（ＳＡＳ） に依り複数のメモリ（１，２，３，４
）を相異るタイミングで読出すことを特徴とする。
【０００６】
【作用】以上の如きアクセスを行うこととすると、アク
セス電流がメモリストローブ信号の数だけ分散でき、ア
クセス電流集中に因る不都合が回避できる。
セス電流がメモリストローブ信号の数だけ分散でき、ア
クセス電流集中に因る不都合が回避できる。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図１は本発明方法を実施するためのメモリ
周辺回路を示す概略ブロック図、図２はその動作説明の
タイムチャートである。ＶＲＡＭ１，２，３，４の構成
及びデータ格納状態は図５に示した従来のものと全く同
様であり、同一アドレス信号でアクセスされる番地に相
隣する４画素のデータが格納されている。ＳＡＳ 信号
作成回路５は２つのＳＡＳ 信号ＳＡＳ１，ＳＡＳ２（
図２（２），（３））を作成し、前者をＶＲＡＭ１，２
へ、後者をＶＲＡＭ３，４へ与える。 また両ＳＡＳ 信号ＳＡＳ１， ＳＡＳ２は図２（１）
に示すドットクロックＣＬＫ に同期してその２周期
分がハイ、２周期分がローとなる信号であり、後者が前
者よりも１クロック分遅れている。
て詳述する。図１は本発明方法を実施するためのメモリ
周辺回路を示す概略ブロック図、図２はその動作説明の
タイムチャートである。ＶＲＡＭ１，２，３，４の構成
及びデータ格納状態は図５に示した従来のものと全く同
様であり、同一アドレス信号でアクセスされる番地に相
隣する４画素のデータが格納されている。ＳＡＳ 信号
作成回路５は２つのＳＡＳ 信号ＳＡＳ１，ＳＡＳ２（
図２（２），（３））を作成し、前者をＶＲＡＭ１，２
へ、後者をＶＲＡＭ３，４へ与える。 また両ＳＡＳ 信号ＳＡＳ１， ＳＡＳ２は図２（１）
に示すドットクロックＣＬＫ に同期してその２周期
分がハイ、２周期分がローとなる信号であり、後者が前
者よりも１クロック分遅れている。
【０００８】図３はＳＡＳ 信号作成回路のブロック図
であり、２つの Ｄフリップフロップ及び１つのＪＫフ
リップフロップ等からなる。図示しないメモリ読出制御
回路から読出しの間ハイレベルとなるマスク信号ＭＳＫ
がＡＮＤ ゲート５４に与えられ、該ＡＮＤ ゲート
５４の他入力は Ｄフリップフロップ５１のＱバー出力
となっている。ＡＮＤ ゲート５４出力は Ｄフリップ
フロップ５１のデータ端子Ｄへ入力され、またドットク
ロックＣＬＫ はクロック端子ＣＫに入力される。 Ｄ
フリップフロップ５１のＱ出力及びＱバー出力はＪＫフ
リップフロップ５３の入力端子Ｊ，Ｋに各入力される。 ドットクロックＣＬＫ はＪＫフリップフロップ５３の
トリガとして与えられている。ＪＫフリップフロップ５
３のＱ出力はＳＡＳ 信号ＳＡＳ１となる一方、 Ｄフ
リップフロップ５２のデータ端子Ｄへ入力されている。 ドットクロックＣＬＫ はこの Ｄフリップフロップ５
２にも同様にクロック端子ＣＫに入力されている。 Ｄ
フリップフロップ５２のＱ出力がＳＡＳ 信号ＳＡＳ２
となっている。
であり、２つの Ｄフリップフロップ及び１つのＪＫフ
リップフロップ等からなる。図示しないメモリ読出制御
回路から読出しの間ハイレベルとなるマスク信号ＭＳＫ
がＡＮＤ ゲート５４に与えられ、該ＡＮＤ ゲート
５４の他入力は Ｄフリップフロップ５１のＱバー出力
となっている。ＡＮＤ ゲート５４出力は Ｄフリップ
フロップ５１のデータ端子Ｄへ入力され、またドットク
ロックＣＬＫ はクロック端子ＣＫに入力される。 Ｄ
フリップフロップ５１のＱ出力及びＱバー出力はＪＫフ
リップフロップ５３の入力端子Ｊ，Ｋに各入力される。 ドットクロックＣＬＫ はＪＫフリップフロップ５３の
トリガとして与えられている。ＪＫフリップフロップ５
３のＱ出力はＳＡＳ 信号ＳＡＳ１となる一方、 Ｄフ
リップフロップ５２のデータ端子Ｄへ入力されている。 ドットクロックＣＬＫ はこの Ｄフリップフロップ５
２にも同様にクロック端子ＣＫに入力されている。 Ｄ
フリップフロップ５２のＱ出力がＳＡＳ 信号ＳＡＳ２
となっている。
【０００９】前記メモリ読出制御回路はリセット信号を
発し、３つのフリップフロップ５１，５２，５３に与え
ている。 Ｄフリップフロップ５１とＪＫフリップフロップ５３
との組合せによりドットクロックＣＬＫ が４分周され
、ＳＡＳ 信号ＳＡＳ１が作成される。これをデータ入
力とする Ｄフリップフロップ５２はＳＡＳ 信号ＳＡ
Ｓ１をドットクロックＣＬＫ １クロック分遅らせ、所
要のＳＡＳ 信号ＳＡＳ２が得られることになる。この
ようなＳＡＳ 信号ＳＡＳ１， ＳＡＳ２によってＶＲ
ＡＭ１，２，３，４から読出されるデータは、前者によ
るＶＲＡＭ１，２からのデータは後者によるＶＲＡＭ３
，４からのデータに１ドットクロックＣＬＫ 分先行す
る （図２（４） 〜（７） 参照） 。このようにし
て読出したデータはパラレルデータをシリアルデータに
変換する働きをなすセレクタ６へ入力され、図２（８）
に示すようにドットクロックＣＬＫ に同期したシリ
アルデータに変換される。
発し、３つのフリップフロップ５１，５２，５３に与え
ている。 Ｄフリップフロップ５１とＪＫフリップフロップ５３
との組合せによりドットクロックＣＬＫ が４分周され
、ＳＡＳ 信号ＳＡＳ１が作成される。これをデータ入
力とする Ｄフリップフロップ５２はＳＡＳ 信号ＳＡ
Ｓ１をドットクロックＣＬＫ １クロック分遅らせ、所
要のＳＡＳ 信号ＳＡＳ２が得られることになる。この
ようなＳＡＳ 信号ＳＡＳ１， ＳＡＳ２によってＶＲ
ＡＭ１，２，３，４から読出されるデータは、前者によ
るＶＲＡＭ１，２からのデータは後者によるＶＲＡＭ３
，４からのデータに１ドットクロックＣＬＫ 分先行す
る （図２（４） 〜（７） 参照） 。このようにし
て読出したデータはパラレルデータをシリアルデータに
変換する働きをなすセレクタ６へ入力され、図２（８）
に示すようにドットクロックＣＬＫ に同期したシリ
アルデータに変換される。
【００１０】図４はセレクタ６の構成を示す。ＶＲＡＭ
１，２，３，４からの各データはＡＮＤ ゲート６１，
６２，６３，６４ の各一入力となっている。ＳＡＳ
信号ＳＡＳ１はＡＮＤ ゲート６５，６６ 夫々の入力
となっており、またＡＮＤ ゲート６７，６８ 夫々の
ローアクティブの入力となっている。ＳＡＳ 信号ＳＡ
Ｓ２はＡＮＤ ゲート６６，６７ 夫々の入力となって
おり、またＡＮＤ ゲート６５，６８ 夫々のローアク
ティブの入力となっている。 ＡＮＤ ゲート６５〜６８の各出力はＡＮＤ ゲート６
１〜６４の夫々へ入力されており、ＡＮＤ ゲート６１
〜６４の出力はＯＲゲート６９を介して Ｄフリップフ
ロップ７０のデータ端子Ｄへ入力されている。 Ｄフリ
ップフロップ７０のクロック端子ＣＫにはドットクロッ
クＣＬＫ が与えられており、このＱ出力が表示部へ与
えられる。
１，２，３，４からの各データはＡＮＤ ゲート６１，
６２，６３，６４ の各一入力となっている。ＳＡＳ
信号ＳＡＳ１はＡＮＤ ゲート６５，６６ 夫々の入力
となっており、またＡＮＤ ゲート６７，６８ 夫々の
ローアクティブの入力となっている。ＳＡＳ 信号ＳＡ
Ｓ２はＡＮＤ ゲート６６，６７ 夫々の入力となって
おり、またＡＮＤ ゲート６５，６８ 夫々のローアク
ティブの入力となっている。 ＡＮＤ ゲート６５〜６８の各出力はＡＮＤ ゲート６
１〜６４の夫々へ入力されており、ＡＮＤ ゲート６１
〜６４の出力はＯＲゲート６９を介して Ｄフリップフ
ロップ７０のデータ端子Ｄへ入力されている。 Ｄフリ
ップフロップ７０のクロック端子ＣＫにはドットクロッ
クＣＬＫ が与えられており、このＱ出力が表示部へ与
えられる。
【００１１】次に本発明のアクセス方法をセレクタ６の
働きと共に説明する。前述のようにして作成されるＳＡ
Ｓ 信号ＳＡＳ１がＶＲＡＭ１，２に与えられるとその
立上りタイミングでそのとき与えられているアドレス信
号に対応する番地からデータが読出される。ＳＡＳ 信
号ＳＡＳ１がハイレベル、ＳＡＳ２がローレベルである
期間はＡＮＤ ゲート６５出力のみハイレベルであるの
で、ＶＲＡＭ１から読出されたデータがＡＮＤ ゲート
６１、ＯＲゲート６９を介して Ｄフリップフロップ７
０へ与えられることになる。次のドットクロックＣＬＫ
のタイミングではＳＡＳ 信号ＳＡＳ１， ＳＡＳ２
が共にハイレベルとなるので、ＡＮＤ ゲート６６出力
のみがハイレベルとなり、ＶＲＡＭ２から読出されたデ
ータがＡＮＤ ゲート６２、ＯＲゲート６９を介して
Ｄフリップフロップ７０へ与えられる。一方ＳＡＳ 信
号ＳＡＳ２の立上りのタイミングでＶＲＡＭ３，ＶＲＡ
Ｍ４がアクセスされ、その該当アドレスのデータが読出
される。
働きと共に説明する。前述のようにして作成されるＳＡ
Ｓ 信号ＳＡＳ１がＶＲＡＭ１，２に与えられるとその
立上りタイミングでそのとき与えられているアドレス信
号に対応する番地からデータが読出される。ＳＡＳ 信
号ＳＡＳ１がハイレベル、ＳＡＳ２がローレベルである
期間はＡＮＤ ゲート６５出力のみハイレベルであるの
で、ＶＲＡＭ１から読出されたデータがＡＮＤ ゲート
６１、ＯＲゲート６９を介して Ｄフリップフロップ７
０へ与えられることになる。次のドットクロックＣＬＫ
のタイミングではＳＡＳ 信号ＳＡＳ１， ＳＡＳ２
が共にハイレベルとなるので、ＡＮＤ ゲート６６出力
のみがハイレベルとなり、ＶＲＡＭ２から読出されたデ
ータがＡＮＤ ゲート６２、ＯＲゲート６９を介して
Ｄフリップフロップ７０へ与えられる。一方ＳＡＳ 信
号ＳＡＳ２の立上りのタイミングでＶＲＡＭ３，ＶＲＡ
Ｍ４がアクセスされ、その該当アドレスのデータが読出
される。
【００１２】次のクロックタイミングではＳＡＳ 信号
ＳＡＳ１がローレベルになるからＡＮＤ ゲート６７の
出力のみがハイレベルになり、ＶＲＡＭ３から読出され
たデータはＡＮＤ ゲート６３， ＯＲゲート６９を介
して Ｄフリップフロップ７０へ与えられる。そして次
のクロックタイミングでは両ＳＡＳ 信号ＳＡＳ１，
ＳＡＳ２ともローレベルになるのでＡＮＤ ゲート６８
出力のみがハイレベルとなり、ＶＲＡＭ４から読出され
たデータはＡＮＤ ゲート６４，ＯＲゲート６９を介し
て Ｄフリップフロップ７０へ与えられる。 Ｄフリッ
プフロップ７０はドットクロックＣＬＫ により入力デ
ータを１データずつラッチし、表示部へ出力していく。 なお図２ （４）〜（８） 中の番号は画素番号を表す
。
ＳＡＳ１がローレベルになるからＡＮＤ ゲート６７の
出力のみがハイレベルになり、ＶＲＡＭ３から読出され
たデータはＡＮＤ ゲート６３， ＯＲゲート６９を介
して Ｄフリップフロップ７０へ与えられる。そして次
のクロックタイミングでは両ＳＡＳ 信号ＳＡＳ１，
ＳＡＳ２ともローレベルになるのでＡＮＤ ゲート６８
出力のみがハイレベルとなり、ＶＲＡＭ４から読出され
たデータはＡＮＤ ゲート６４，ＯＲゲート６９を介し
て Ｄフリップフロップ７０へ与えられる。 Ｄフリッ
プフロップ７０はドットクロックＣＬＫ により入力デ
ータを１データずつラッチし、表示部へ出力していく。 なお図２ （４）〜（８） 中の番号は画素番号を表す
。
【００１３】以上の説明においてはＶＲＡＭ１〜４の夫
々から１回のＳＡＳ 信号で読出されるデータが１ビッ
トであるとしているが、複数ビット構成である場合は図
４に１点鎖線で囲んで示す、ＡＮＤ ゲート６１〜６４
、ＯＲゲート６９及び Ｄフリップフロップ７０の回路
ブロックをビット数分設ければよい。なお上述の実施例
ではＶＲＡＭを４層構成、ＳＡＳ 信号を２種類とした
が、本発明はこれに限らずより多層構成のメモリに対し
２種類以上のＳＡＳ 信号を用いることとしても実施可
能である。
々から１回のＳＡＳ 信号で読出されるデータが１ビッ
トであるとしているが、複数ビット構成である場合は図
４に１点鎖線で囲んで示す、ＡＮＤ ゲート６１〜６４
、ＯＲゲート６９及び Ｄフリップフロップ７０の回路
ブロックをビット数分設ければよい。なお上述の実施例
ではＶＲＡＭを４層構成、ＳＡＳ 信号を２種類とした
が、本発明はこれに限らずより多層構成のメモリに対し
２種類以上のＳＡＳ 信号を用いることとしても実施可
能である。
【００１４】
【発明の効果】以上の如き本発明による場合はアクセス
電流はＳＡＳ 信号の数（実施例では２）だけ分散され
ることになり、従って同時的に流れるアクセス電流は減
少することになる。このためノイズ侵入の可能性は低減
する。また電源回路，メモリ回路等における配線を小サ
イズ化でき、その負担が軽減されるなど本発明は優れた
効果を奏する。
電流はＳＡＳ 信号の数（実施例では２）だけ分散され
ることになり、従って同時的に流れるアクセス電流は減
少することになる。このためノイズ侵入の可能性は低減
する。また電源回路，メモリ回路等における配線を小サ
イズ化でき、その負担が軽減されるなど本発明は優れた
効果を奏する。
【図１】本発明方法に係るメモリ周辺回路のブロック図
である。
である。
【図２】本発明方法のタイミングチャートである。
【図３】ＳＡＳ 信号作成回路のブロック図である。
【図４】セレクタのブロック図である。
【図５】従来のメモリ周辺回路のブロック図である。
【図６】従来方法のタイミングチャートである。
１，２，３，４ ＶＲＡＭ
Claims (1)
- 【請求項１】 シリアルデータとすべき複数のデータ
を複数のメモリ（１，２，３，４）から読出すメモリア
クセス方法において、タイミングが相異する複数のメモ
リストローブ信号（ＳＡＳ１，ＳＡＳ２） に依り複数
のメモリ（１，２，３，４）を相異るタイミングで読出
すことを特徴とするメモリアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021954A JPH04259984A (ja) | 1991-02-15 | 1991-02-15 | メモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021954A JPH04259984A (ja) | 1991-02-15 | 1991-02-15 | メモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259984A true JPH04259984A (ja) | 1992-09-16 |
Family
ID=12069458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021954A Pending JPH04259984A (ja) | 1991-02-15 | 1991-02-15 | メモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2015178242A1 (ja) * | 2014-05-21 | 2017-04-20 | ソニー株式会社 | センサモジュール、その制御方法、および電子機器 |
| US10529395B2 (en) | 2012-04-10 | 2020-01-07 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
-
1991
- 1991-02-15 JP JP3021954A patent/JPH04259984A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10529395B2 (en) | 2012-04-10 | 2020-01-07 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| US11024352B2 (en) | 2012-04-10 | 2021-06-01 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| US11817174B2 (en) | 2012-04-10 | 2023-11-14 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
| JPWO2015178242A1 (ja) * | 2014-05-21 | 2017-04-20 | ソニー株式会社 | センサモジュール、その制御方法、および電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0016827A1 (en) | HIGH DENSITY MEMORY SYSTEM. | |
| JP2551493B2 (ja) | キー信号遅延装置 | |
| JPH04259984A (ja) | メモリアクセス方法 | |
| US5055940A (en) | Video memory control apparatus | |
| JP3021810B2 (ja) | マルチポートメモリ | |
| JPH04326138A (ja) | 高速メモリｉｃ | |
| JP3102754B2 (ja) | 情報利用回路 | |
| JPS5962971A (ja) | 色柄発生装置 | |
| JPS6040053B2 (ja) | 画像記憶装置 | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JPS60107796A (ja) | ダイナミツクメモリの制御回路 | |
| JPS62249574A (ja) | ビデオメモリ | |
| JPH0393090A (ja) | ビデオメモリ | |
| JP2945804B2 (ja) | 半導体記憶装置 | |
| JPH0432592B2 (ja) | ||
| JPS6111803Y2 (ja) | ||
| JP2961733B2 (ja) | 画像メモリ装置 | |
| JPH01112449A (ja) | 速度変換メモリ装置 | |
| JPH02255988A (ja) | 画像メモリ | |
| JPS61118793A (ja) | メモリ集積回路 | |
| JPS6250791A (ja) | ダイナミツク型半導体メモリ装置 | |
| JPS63256991A (ja) | 編集記憶装置 | |
| JPS635758B2 (ja) | ||
| JPS59176837A (ja) | 情報転送回路 | |
| JPS59122119A (ja) | デイジタル遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |