JPH04259986A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04259986A JPH04259986A JP3021189A JP2118991A JPH04259986A JP H04259986 A JPH04259986 A JP H04259986A JP 3021189 A JP3021189 A JP 3021189A JP 2118991 A JP2118991 A JP 2118991A JP H04259986 A JPH04259986 A JP H04259986A
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- Japan
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- power supply
- ring oscillator
- external power
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭに必要な記憶
保持動作の周期を設定する周期設定回路に関するもので
ある。近年のＤＲＡＭでは外部からのクロック信号を必
要とすることなく、内部回路で記憶保持動作の周期を設
定するセルフ−リフレッシュモードを備えている。この
セルフ−リフレッシュモードでは記憶保持動作の周期を
電源電圧あるいは周囲温度等に関わらず一定とするか、
あるいは記憶セルのデータ保持能力が高い場合すなわち
電源電圧が高い場合には記憶保持動作の周期を長くする
とともに、記憶セルのデータ保持能力が低い場合すなわ
ち電源電圧が低い場合には記憶保持動作の周期を短くす
る必要がある。
保持動作の周期を設定する周期設定回路に関するもので
ある。近年のＤＲＡＭでは外部からのクロック信号を必
要とすることなく、内部回路で記憶保持動作の周期を設
定するセルフ−リフレッシュモードを備えている。この
セルフ−リフレッシュモードでは記憶保持動作の周期を
電源電圧あるいは周囲温度等に関わらず一定とするか、
あるいは記憶セルのデータ保持能力が高い場合すなわち
電源電圧が高い場合には記憶保持動作の周期を長くする
とともに、記憶セルのデータ保持能力が低い場合すなわ
ち電源電圧が低い場合には記憶保持動作の周期を短くす
る必要がある。
【０００２】
【従来の技術】セルフ−リフレッシュモードを備えた従
来のＤＲＡＭにおける記憶保持動作の周期設定回路を図
６に従って説明すると、奇数段のインバータ回路１を直
列に接続して構成したリングオシレータ２は外部電源Ｖ
ｃｃの供給に基づいて所定の周波数で発振し、そのリン
グオシレータ２の出力信号は例えばｎビットのカウンタ
３に出力される。そして、カウンタ３はリングオシレー
タ２から出力されるパルス信号をカウントし、所定数の
パルス信号をカウントすると記憶保持動作を行うための
動作制御信号ΦＲ を出力し、その動作制御信号ΦＲ
に基づいて多数の記憶セルの格納データが順次リフレッ
シュされる。
来のＤＲＡＭにおける記憶保持動作の周期設定回路を図
６に従って説明すると、奇数段のインバータ回路１を直
列に接続して構成したリングオシレータ２は外部電源Ｖ
ｃｃの供給に基づいて所定の周波数で発振し、そのリン
グオシレータ２の出力信号は例えばｎビットのカウンタ
３に出力される。そして、カウンタ３はリングオシレー
タ２から出力されるパルス信号をカウントし、所定数の
パルス信号をカウントすると記憶保持動作を行うための
動作制御信号ΦＲ を出力し、その動作制御信号ΦＲ
に基づいて多数の記憶セルの格納データが順次リフレッ
シュされる。
【０００３】
【発明が解決しようとする課題】上記のような周期設定
回路では外部電源Ｖｃｃの電圧変動に基づいてその発振
周波数が変化し、図７に示すように同電源電圧が上昇し
た場合には発振周波数が上がり、低下した場合には発振
周波数が下がる。この結果、外部電源Ｖｃｃの電圧が上
昇すると前記記憶保持動作の周期は短くなり、外部電源
Ｖｃｃの電圧が下降すると記憶保持動作の周期は長くな
る。
回路では外部電源Ｖｃｃの電圧変動に基づいてその発振
周波数が変化し、図７に示すように同電源電圧が上昇し
た場合には発振周波数が上がり、低下した場合には発振
周波数が下がる。この結果、外部電源Ｖｃｃの電圧が上
昇すると前記記憶保持動作の周期は短くなり、外部電源
Ｖｃｃの電圧が下降すると記憶保持動作の周期は長くな
る。
【０００４】一方、外部電源Ｖｃｃが高い状態で各記憶
セルにデータが書き込まれると、各記憶セルにおいてデ
ータ保持能力が向上するため記憶保持動作の周期は長く
てもよく、外部電源Ｖｃｃが低い状態で各記憶セルにデ
ータが書き込まれると、各記憶セルにおいてデータ保持
能力が低下するため記憶保持動作の周期を短くする必要
がある。
セルにデータが書き込まれると、各記憶セルにおいてデ
ータ保持能力が向上するため記憶保持動作の周期は長く
てもよく、外部電源Ｖｃｃが低い状態で各記憶セルにデ
ータが書き込まれると、各記憶セルにおいてデータ保持
能力が低下するため記憶保持動作の周期を短くする必要
がある。
【０００５】従って、上記のような周期設定回路では特
定の外部電源電圧で設定された記憶保持動作の周期に対
し外部電源Ｖｃｃの電源電圧が低下して記憶保持動作の
周期を短くする必要があるときには反対にその周期が長
くなり、外部電源Ｖｃｃの電源電圧が上昇して記憶保持
動作の周期が長くてもよい場合にはその周期が反対に短
くなってしまうという問題点がある。
定の外部電源電圧で設定された記憶保持動作の周期に対
し外部電源Ｖｃｃの電源電圧が低下して記憶保持動作の
周期を短くする必要があるときには反対にその周期が長
くなり、外部電源Ｖｃｃの電源電圧が上昇して記憶保持
動作の周期が長くてもよい場合にはその周期が反対に短
くなってしまうという問題点がある。
【０００６】この発明の目的は、外部電源の変動にとも
なう記憶セルのデータ保持能力の変動に対応した記憶保
持動作の周期を自動的に設定し得る周期設定回路を備え
た半導体記憶装置を提供することにある。
なう記憶セルのデータ保持能力の変動に対応した記憶保
持動作の周期を自動的に設定し得る周期設定回路を備え
た半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】図１は第一及び第三の発
明の原理説明図である。すなわち、第一の発明では外部
電源Ｖｃｃの電圧変動に対し逆方向に変動するリングオ
シレータ電源Ｖｏｓｃ を電源回路５から前記リングオ
シレータ２に供給し、そのリングオシレータ電源Ｖｏｓ
ｃ により発振するリングオシレータ２の発振周波数に
基づく周期で記憶セルに対し記憶保持動作を行う。
明の原理説明図である。すなわち、第一の発明では外部
電源Ｖｃｃの電圧変動に対し逆方向に変動するリングオ
シレータ電源Ｖｏｓｃ を電源回路５から前記リングオ
シレータ２に供給し、そのリングオシレータ電源Ｖｏｓ
ｃ により発振するリングオシレータ２の発振周波数に
基づく周期で記憶セルに対し記憶保持動作を行う。
【０００８】また、図２に示す第二の発明ではしきい値
の異なる複数のトランジスタＴｒ１〜Ｔｒ４のゲートに
前記外部電源Ｖｃｃの変動にともなって変動する基準電
圧ＶＦ を入力し、該基準電圧ＶＦ の変動にともなっ
て順次オン・オフ動作する該トランジスタＴｒ１〜Ｔｒ
４の動作に基づいて該外部電源Ｖｃｃと前記リングオシ
レータ２との間に並列に接続された抵抗Ｒ７〜Ｒ１１の
合成抵抗値を変更することにより該外部電源Ｖｃｃの電
圧変動に対し逆方向に変動する前記リングオシレータ電
源Ｖｏｓｃ を形成する電源回路５を構成した。
の異なる複数のトランジスタＴｒ１〜Ｔｒ４のゲートに
前記外部電源Ｖｃｃの変動にともなって変動する基準電
圧ＶＦ を入力し、該基準電圧ＶＦ の変動にともなっ
て順次オン・オフ動作する該トランジスタＴｒ１〜Ｔｒ
４の動作に基づいて該外部電源Ｖｃｃと前記リングオシ
レータ２との間に並列に接続された抵抗Ｒ７〜Ｒ１１の
合成抵抗値を変更することにより該外部電源Ｖｃｃの電
圧変動に対し逆方向に変動する前記リングオシレータ電
源Ｖｏｓｃ を形成する電源回路５を構成した。
【０００９】また、第三の発明では前記外部電源Ｖｃｃ
の電圧変動に関わらず一定の前記リングオシレータ電源
Ｖｏｓｃ を電源回路５から前記リングオシレータ２に
供給し、該リングオシレータ電源Ｖｏｓｃ により発振
するリングオシレータ２の発振周波数に基づく周期で記
憶セルに対し記憶保持動作を行う。
の電圧変動に関わらず一定の前記リングオシレータ電源
Ｖｏｓｃ を電源回路５から前記リングオシレータ２に
供給し、該リングオシレータ電源Ｖｏｓｃ により発振
するリングオシレータ２の発振周波数に基づく周期で記
憶セルに対し記憶保持動作を行う。
【００１０】
【作用】第一の発明では、外部電源Ｖｃｃの電圧が上昇
して記憶セルのデータ保持能力が高くなるとリングオシ
レータ２の発振周波数が低下して記憶保持動作の周期は
長くなり、外部電源Ｖｃｃの電圧が下降して記憶セルの
データ保持能力が低くなるとリングオシレータ２の発振
周波数が上昇して記憶保持動作の周期は短くなる。
して記憶セルのデータ保持能力が高くなるとリングオシ
レータ２の発振周波数が低下して記憶保持動作の周期は
長くなり、外部電源Ｖｃｃの電圧が下降して記憶セルの
データ保持能力が低くなるとリングオシレータ２の発振
周波数が上昇して記憶保持動作の周期は短くなる。
【００１１】また、第三の発明では外部電源Ｖｃｃの変
動に関わらずリングオシレータ２の発振周波数は一定と
なって記憶保持動作の周期は一定となる。
動に関わらずリングオシレータ２の発振周波数は一定と
なって記憶保持動作の周期は一定となる。
【００１２】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例の周期設定回路は図２に示すように例えば４つのＮ
チャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレイン
にはそれぞれ抵抗Ｒ１〜Ｒ４を介して外部電源Ｖｃｃが
供給され、ソースはグランドＧに接続されている。そし
て、各トランジスタＴｒ１〜Ｔｒ４のしきい値Ｖｔｈ１
〜Ｖｔｈ４ はＶｔｈ１ ＜Ｖｔｈ２ ＜Ｖｔｈ３
＜Ｖｔｈ４ の関係となるように設定されている。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例の周期設定回路は図２に示すように例えば４つのＮ
チャネルＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレイン
にはそれぞれ抵抗Ｒ１〜Ｒ４を介して外部電源Ｖｃｃが
供給され、ソースはグランドＧに接続されている。そし
て、各トランジスタＴｒ１〜Ｔｒ４のしきい値Ｖｔｈ１
〜Ｖｔｈ４ はＶｔｈ１ ＜Ｖｔｈ２ ＜Ｖｔｈ３
＜Ｖｔｈ４ の関係となるように設定されている。
【００１３】各トランジスタＴｒ１〜Ｔｒ４のゲートに
は抵抗Ｒ５を介して外部電源Ｖｃｃが供給されるととも
に抵抗Ｒ６を介してグランドＧに接続されている。従っ
て、トランジスタＴｒ１〜Ｔｒ４のゲートには外部電源
Ｖｃｃを抵抗Ｒ５，Ｒ６で分圧した基準電圧ＶＦ が入
力されている。 各トランジスタＴｒ１〜Ｔｒ４のドレインはそれぞれイ
ンバータ回路４を介してＰチャネルＭＯＳトランジスタ
Ｔｒ５〜Ｔｒ８のゲートに接続され、各トランジスタＴ
ｒ５〜Ｔｒ８のソースにはそれぞれ抵抗Ｒ７〜Ｒ１０を
介して外部電源Ｖｃｃが供給され、ドレインはリングオ
シレータ２を構成する各インバータ回路１の電源端子に
接続されてリングオシレータ電源Ｖｏｓｃ を供給して
いる。また、トランジスタＴｒ５〜Ｔｒ８及び抵抗Ｒ７
〜Ｒ１０に対し並列に抵抗Ｒ１１が接続されている。そ
して、リングオシレータ２の出力信号は前記カウンタ３
に出力されている。
は抵抗Ｒ５を介して外部電源Ｖｃｃが供給されるととも
に抵抗Ｒ６を介してグランドＧに接続されている。従っ
て、トランジスタＴｒ１〜Ｔｒ４のゲートには外部電源
Ｖｃｃを抵抗Ｒ５，Ｒ６で分圧した基準電圧ＶＦ が入
力されている。 各トランジスタＴｒ１〜Ｔｒ４のドレインはそれぞれイ
ンバータ回路４を介してＰチャネルＭＯＳトランジスタ
Ｔｒ５〜Ｔｒ８のゲートに接続され、各トランジスタＴ
ｒ５〜Ｔｒ８のソースにはそれぞれ抵抗Ｒ７〜Ｒ１０を
介して外部電源Ｖｃｃが供給され、ドレインはリングオ
シレータ２を構成する各インバータ回路１の電源端子に
接続されてリングオシレータ電源Ｖｏｓｃ を供給して
いる。また、トランジスタＴｒ５〜Ｔｒ８及び抵抗Ｒ７
〜Ｒ１０に対し並列に抵抗Ｒ１１が接続されている。そ
して、リングオシレータ２の出力信号は前記カウンタ３
に出力されている。
【００１４】さて、上記のような構成では外部電源Ｖｃ
ｃに基づく基準電圧ＶＦ が各トランジスタＴｒ１〜Ｔ
ｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ４ より低いと、各
トランジスタＴｒ１〜Ｔｒ４はオフされてインバータ回
路４はＬレベルの信号を出力するため、トランジスタＴ
ｒ５〜Ｔｒ８がオンされる。従って、抵抗Ｒ７〜Ｒ１１
の合成抵抗に基づいてリングオシレータ２に外部電源Ｖ
ｃｃより低い電圧のリングオシレータ電源Ｖｏｓｃ が
供給される。
ｃに基づく基準電圧ＶＦ が各トランジスタＴｒ１〜Ｔ
ｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ４ より低いと、各
トランジスタＴｒ１〜Ｔｒ４はオフされてインバータ回
路４はＬレベルの信号を出力するため、トランジスタＴ
ｒ５〜Ｔｒ８がオンされる。従って、抵抗Ｒ７〜Ｒ１１
の合成抵抗に基づいてリングオシレータ２に外部電源Ｖ
ｃｃより低い電圧のリングオシレータ電源Ｖｏｓｃ が
供給される。
【００１５】一方、図３に示すように外部電源Ｖｃｃの
電圧の上昇にともなって基準電圧ＶＦ が上昇してトラ
ンジスタＴｒ１〜Ｔｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ
４ を超えると、各トランジスタＴｒ１〜Ｔｒ４は基準
電圧ＶＦ の上昇にともなって順次オンされ、これにと
もなってトランジスタＴｒ５〜Ｔｒ８が順次オフされて
抵抗Ｒ７〜Ｒ１０とリングオシレータ２の接続は順次切
断されるため、抵抗Ｒ７〜Ｒ１１の合成抵抗は順次増大
する。この結果、リングオシレータ電源Ｖｏｓｃ は外
部電源Ｖｃｃの電圧上昇にともなって下降するため、リ
ングオシレータ２の発振周波数が低下する。
電圧の上昇にともなって基準電圧ＶＦ が上昇してトラ
ンジスタＴｒ１〜Ｔｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ
４ を超えると、各トランジスタＴｒ１〜Ｔｒ４は基準
電圧ＶＦ の上昇にともなって順次オンされ、これにと
もなってトランジスタＴｒ５〜Ｔｒ８が順次オフされて
抵抗Ｒ７〜Ｒ１０とリングオシレータ２の接続は順次切
断されるため、抵抗Ｒ７〜Ｒ１１の合成抵抗は順次増大
する。この結果、リングオシレータ電源Ｖｏｓｃ は外
部電源Ｖｃｃの電圧上昇にともなって下降するため、リ
ングオシレータ２の発振周波数が低下する。
【００１６】従って、この周期設定回路では外部電源Ｖ
ｃｃの変動に基づいて基準電圧ＶＦ がトランジスタＴ
ｒ１〜Ｔｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ４ を含む
範囲で変動すると、外部電源Ｖｃｃの電圧上昇にともな
ってリングオシレータ２の発振周波数が４段階に低下し
て記憶保持動作のための周期を４段階で長くすることが
でき、反対に外部電源Ｖｃｃの電圧下降にともなってリ
ングオシレータ２の発振周波数が４段階に上昇して記憶
保持動作のための周期を４段階で短くすることができる
。この結果、常に記憶セルのデータ保持能力に見合った
記憶保持動作周期を自動的に設定することができる。
ｃｃの変動に基づいて基準電圧ＶＦ がトランジスタＴ
ｒ１〜Ｔｒ４のしきい値Ｖｔｈ１ 〜Ｖｔｈ４ を含む
範囲で変動すると、外部電源Ｖｃｃの電圧上昇にともな
ってリングオシレータ２の発振周波数が４段階に低下し
て記憶保持動作のための周期を４段階で長くすることが
でき、反対に外部電源Ｖｃｃの電圧下降にともなってリ
ングオシレータ２の発振周波数が４段階に上昇して記憶
保持動作のための周期を４段階で短くすることができる
。この結果、常に記憶セルのデータ保持能力に見合った
記憶保持動作周期を自動的に設定することができる。
【００１７】次に、この発明を具体化した第二の実施例
を図４に従って説明する。この実施例は外部電源Ｖｃｃ
を定電圧電源回路５により定電圧化してリングオシレー
タ２にリングオシレータ電源Ｖｏｓｃ として供給した
ものであり、定電圧電源回路５は公知の定電圧回路で構
成する。このような構成により図５に示すように外部電
源Ｖｃｃの電圧が上昇してもリングオシレータ電源Ｖｏ
ｓｃ は一定となるため、記憶保持動作の周期は一定に
保つことができる。
を図４に従って説明する。この実施例は外部電源Ｖｃｃ
を定電圧電源回路５により定電圧化してリングオシレー
タ２にリングオシレータ電源Ｖｏｓｃ として供給した
ものであり、定電圧電源回路５は公知の定電圧回路で構
成する。このような構成により図５に示すように外部電
源Ｖｃｃの電圧が上昇してもリングオシレータ電源Ｖｏ
ｓｃ は一定となるため、記憶保持動作の周期は一定に
保つことができる。
【００１８】
【発明の効果】以上詳述したように、この発明は外部電
源の電圧変動にともなう記憶セルのデータ保持能力の変
動に対応した記憶保持動作の周期を自動的に設定し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
源の電圧変動にともなう記憶セルのデータ保持能力の変
動に対応した記憶保持動作の周期を自動的に設定し得る
半導体記憶装置を提供することができる優れた効果を発
揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】第一の実施例の動作特性を示す特性図である。
【図４】本発明の第二の実施例を示す回路図である。
【図５】第二の実施例の動作特性を示す特性図である。
【図６】従来例を示す回路図である。
【図７】従来例の動作特性を示す特性図である。
２ リングオシレータ
５ 電源回路
Ｖｃｃ 外部電源
Ｖｏｓｃ リングオシレータ電源
ＶＦ 基準電圧
Ｔｒ１〜Ｔｒ４ トランジスタ
Ｒ７〜Ｒ１１ 抵抗
Claims (3)
- 【請求項１】 電源を供給することにより発振するリ
ングオシレータ（２）の発振周波数に基づく周期で記憶
セルに対し記憶保持動作を行う半導体記憶装置であって
、外部電源（Ｖｃｃ）の電圧変動に対し逆方向に変動す
るリングオシレータ電源（Ｖｏｓｃ ）を電源回路（５
）から前記リングオシレータ（２）に供給したことを特
徴とする半導体記憶装置。 - 【請求項２】 前記電源回路（５）はしきい値の異な
る複数のトランジスタ（Ｔｒ１〜Ｔｒ４）のゲートに前
記外部電源（Ｖｃｃ）の変動にともなって変動する基準
電圧（ＶＦ ）を入力し、該基準電圧（ＶＦ ）の変動
にともなって順次オン・オフ動作する該トランジスタ（
Ｔｒ１〜Ｔｒ４）により該外部電源（Ｖｃｃ）と前記リ
ングオシレータ（２）との間に並列に接続された抵抗（
Ｒ７〜Ｒ１１）の合成抵抗値を変更することにより該外
部電源（Ｖｃｃ）の電圧変動に対し逆方向に変動する前
記リングオシレータ電源（Ｖｏｓｃ ）を形成する請求
項１記載の半導体記憶装置。 - 【請求項３】 電源を供給することにより発振する前
記リングオシレータ（２）の発振周波数に基づく周期で
記憶セルに対し記憶保持動作を行う半導体記憶装置であ
って、前記外部電源（Ｖｃｃ）の電圧変動に関わらず一
定の前記リングオシレータ電源（Ｖｏｓｃ ）を電源回
路（５）から前記リングオシレータ（２）に供給したこ
とを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021189A JPH04259986A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021189A JPH04259986A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000004771A Division JP3300322B2 (ja) | 1991-02-14 | 2000-01-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259986A true JPH04259986A (ja) | 1992-09-16 |
Family
ID=12048009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021189A Pending JPH04259986A (ja) | 1991-02-14 | 1991-02-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259986A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100768A (en) * | 1997-07-25 | 2000-08-08 | Nec Corporation | Ring oscillator generating pulse signal at constant pulse period under unstable power voltage |
| US6809605B2 (en) | 2002-01-10 | 2004-10-26 | Fujitsu Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US6947345B2 (en) | 2001-04-02 | 2005-09-20 | Nec Electronics Corporation | Semiconductor memory device |
| JP2007042223A (ja) * | 2005-08-04 | 2007-02-15 | Sony Corp | 半導体メモリ装置及び記憶回路 |
| WO2008018276A1 (fr) * | 2006-08-11 | 2008-02-14 | Nec Corporation | Oscillateur commandé en tension, synthétiseur de fréquences et procédé de commande de fréquence d'oscillation |
-
1991
- 1991-02-14 JP JP3021189A patent/JPH04259986A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100768A (en) * | 1997-07-25 | 2000-08-08 | Nec Corporation | Ring oscillator generating pulse signal at constant pulse period under unstable power voltage |
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| US6809605B2 (en) | 2002-01-10 | 2004-10-26 | Fujitsu Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US7042300B2 (en) | 2002-01-10 | 2006-05-09 | Fujitsu Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US7239210B2 (en) | 2002-01-10 | 2007-07-03 | Fujitsu Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
| US7492232B2 (en) | 2002-01-10 | 2009-02-17 | Fujitsu Microelectronics Limited | Oscillator circuit, semiconductor device and semiconductor memory device provided with the oscillator circuit, and control method of the oscillator circuit |
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| WO2008018276A1 (fr) * | 2006-08-11 | 2008-02-14 | Nec Corporation | Oscillateur commandé en tension, synthétiseur de fréquences et procédé de commande de fréquence d'oscillation |
| JPWO2008018276A1 (ja) * | 2006-08-11 | 2009-12-24 | 日本電気株式会社 | 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法 |
| US7940139B2 (en) | 2006-08-11 | 2011-05-10 | Nec Corporation | Voltage-controlled oscillator, frequency synthesizer, and oscillation frequency control method |
| JP4735870B2 (ja) * | 2006-08-11 | 2011-07-27 | 日本電気株式会社 | 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991214 |