JPH04261223A - 準安定状態を最小にしたアナログ・ディジタル・コンバータ - Google Patents

準安定状態を最小にしたアナログ・ディジタル・コンバータ

Info

Publication number
JPH04261223A
JPH04261223A JP2408574A JP40857490A JPH04261223A JP H04261223 A JPH04261223 A JP H04261223A JP 2408574 A JP2408574 A JP 2408574A JP 40857490 A JP40857490 A JP 40857490A JP H04261223 A JPH04261223 A JP H04261223A
Authority
JP
Japan
Prior art keywords
latch
analog
static
gate
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2408574A
Other languages
English (en)
Inventor
Paul W Chung
ポール・ウインシン・チュン
Karl R Hense
カール・レイモンド・ヘンセ
Kim Y Nguyen
キム・イェン・ニュエン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04261223A publication Critical patent/JPH04261223A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ・ディジタル・
コンバータ（ＡＤＣ）に関するものであり、より詳しく
は、高性能で低消費電力のＡＤＣに関すると共に、準安
定状態に起因するソフト誤り率が大幅に低減され、且つ
ノイズないし伝搬遅延に起因する誤りの発生に対する防
護がなされるようにした、変換方法に関するものである
。
【０００２】
【従来の技術及び発明が解決しようとする課題】１９８
１年２月１７日付で公開された特願昭５４−９２０６１
号に、ＣＭＯＳ電界効果トランジスタ（ＦＥＴ）と組合
わせたバイポーラ・トランジスタで構成した、高性能で
低消費電力のＡＤＣが記載されている。更に詳しく説明
すると、このＡＤＣは、バイポーラ・トランジスタの出
力を、１つのスタティック・ラッチと１つの２入力ＡＮ
Ｄゲートとを介して、ＣＭＯＳ・ＦＥＴへ供給するよう
にしたものである。このＡＤＣは、ソフト誤り率や準安
定状態に対する考慮がなされておらず、また、それらを
軽減するようにしたものでもなく、更には、ノイズない
し伝搬遅延に起因する誤りの発生に対する防護もなされ
ていない。本発明は準安定状態を最小にしたアナログ・
ディジタル・コンバータを提供することを目的とする。
【０００３】
【課題を解決するための手段】複数のバイポーラ比較器
の各々がアナログ入力データから差動出力信号を発生す
るようにしてある。複数のラッチ手段の各々は、当該ラ
ッチ手段に対応する前記比較器の前記信号から予め選択
された等間隔ステップの複数の２値レベルのうちの夫々
１つのレベルを発生するようにしてある。更に各ラッチ
手段が、前記信号の夫々１つを検出しＣＭＯＳレベルへ
と増幅するダイナミック・ラッチと、スタティック・ラ
ッチと、前記信号の夫々１つをその信号が準安定状態に
はないときにのみ、前記ダイナミック・ラッチから前記
スタティック・ラッチへ転送する転送ゲート手段とを備
えている。図示例では、複数のＡＮＤゲートの各々が３
つの入力を有し、それら入力が互いに隣接する３つの２
値レベルの組み合わせから成り、それら２値レベルは、
前記複数のラッチ手段により、組み合わされた状態でサ
ーモメータ・コードとして出力されるものであり、これ
によって、前記データがサーモメータ・コードからワン
・ホット・コードへと変換されるようにしている。更に
各ラッチ手段は、好ましくは、前記スタティック・ラッ
チの出力を受け取り準安定状態の確率を更に低減させそ
して前記サーモメータ・コードを前記ＡＮＤゲートへの
入力として送出する第２スタティック・ラッチを備える
ようにするのが良い。前記各ラッチ手段の前記２値出力
は、隣接したラッチ手段のダイナミック・ラッチへ入力
されるようにし、また、所望のサーモメータ・コードな
いしサーモメータ・コード・シーケンスに対応した選択
可能な２値スキャン・データを、スキャン・クロックの
制御の下に前記ダイナミック・ラッチへ入力することを
可能として、レベル感応スキャン設計試験を容易にする
のが良い。
【０００４】
【実施例】図１に示すように、本発明の実施例のＡＤＣ
は、バッファ加算増幅器１０、高圧側基準電圧源１１、
低圧側基準電圧源１２、バイポーラ比較器１３、Ｌ１ラ
ッチ１４、Ｌ２ラッチ１５、及びエンコーダ１６を含ん
でいる。
【０００５】理解を容易にするために、図１に示すこの
ＡＤＣは、比較器１３を６４個、Ｌ１ラッチ１４及びＬ
２ラッチ１５を夫々６４個、それに「６４対６」のエン
コーダ１６を１個とを、備えているものとする。
【０００６】高圧側電圧源１１と低圧側電圧源１２との
間を、一列に接続された抵抗器列が接続している。この
抵抗器列は、６４個の互いに抵抗値の等しい抵抗器１７
から構成してあり、それらの抵抗器１７は、この抵抗器
列の両端間に印加される電圧を６３個の互いに等しい電
圧ステップに分割する。それら６３個の電圧ステップは
、複数の比較器１３のうちの各１つの比較器の基準入力
に接続されている。また、各比較器１３の他方の入力は
バッファ増幅器１０に接続されている。
【０００７】前記抵抗器列の上端と下端とは、夫々、高
圧側基準電圧源１１と低圧側基準電圧源１２とに接続さ
れている。この直流電圧は、所定の狭い範囲から逸脱し
ないように維持されている。高圧側基準電圧源１１及び
低圧側基準電圧源１２からは抵抗器列の両端へ、約２Ｖ
の電圧を供給するようにしており、それによって、抵抗
器タップの各々に約３０ｍＶの電圧ステップを発生させ
ている。この回路は、温度係数のマッチングが得られる
ように構成してあり、それによって、回路全体としての
温度依存性が極めて小さくなるようにしてある。
【０００８】比較器１３の各々は、基本的には２段式の
差動増幅器である。その第１段は、バッファ増幅器１０
からアナログ信号を受け取って、その信号を上記抵抗器
列から得た基準電圧と比較し、それを増幅した上で第２
段へ送出するものである。各比較器の第２段は、この信
号を更に増幅し、そしてその増幅した信号で、その比較
器に接続されているＬ１ラッチ１４の一部を構成してい
るダイナミック・ラッチ２０（図２）の入力を駆動する
ものである。この第２段は、第１段と同じ大きさの増幅
度を提供するものであるが、ただし寄生容量に打ち勝て
るように、より大きな駆動能力を持つものとしてある。
【０００９】各比較器１３の増幅利得の大きさは、次の
ように選択してある。即ち、出力波形の立上り時間が、
ダイナミック・ラッチ２０（これについては直ぐ後で説
明する）をトリガするための最適な立上り時間となり、
しかも電力の損失量が大きくなるという代償を払わずに
済むように、その増幅利得の大きさを選択してある。各
比較器１３の出力は、入力信号の電圧が基準電圧より高
いときには「１」となり、そうでないときには「０］と
なるようにしてある。
【００１０】各比較器１３の出力は、入力信号が基準電
圧より高いか低いかに応じて「１」或いは「０」となる
ようにしてあるため、複数の比較器１３から出力される
それらの２値出力は、マルチ・レベルの、いわゆる「サ
ーモメータ・コード（温度計形コード）」を形成する。 このサーモメータ・コードは、複数のＬ１ラッチ１４に
よって「ワン・ホット・コード（ｏｎｅ　ｈｏｔ　ｃｏ
ｄｅ）」へ変換され、これは即ち、「１」と「０」との
間の遷移点が１つだけ選出されるということである。従
ってＬ１ラッチ及びＬ２ラッチから出力される、６３個
の２値電圧出力レベルのうちのいずれか１つが、しかも
ただ１つだけが（ただし誤りの発生が阻止されている場
合）、「１」、即ち「ホット」となる。
【００１１】本発明の要点の１つに、各々のＬ１ラッチ
１４とそれに接続されているＬ２ラッチ１５とで、単一
のマクロを構成しているということがある。図２に明ら
かに示すように、各Ｌ１ラッチ１４は、後方に転送用ゲ
ート２１が接続されたダイナミック・ラッチ２０と、ス
タティック・ラッチ２２とから構成されている。各ダイ
ナミック・ラッチ２０は、それに対応した、即ちそれに
接続されている比較器１３から、プラス・データ出力な
いしはマイナス・データ出力を受け取るようになってい
る。ダイナミック・ラッチ２０とスタティック・ラッチ
２２とは、別々のクロックＣとＢの、夫々からのパルス
のリーディング・エッジによってトリガされるようにし
てある。各スタティックＬ１ラッチ２２のＱ出力は、そ
れに対応した、即ちそれに接続されているＬ２ラッチ１
５のＤ入力へ供給されており、このＬ２ラッチ１５はス
タティック・ラッチである。各Ｌ２ラッチのＱ出力は、
直ぐ後に説明する方式でエンコーダ１６へ供給されてい
る。
【００１２】ダイナミック・ラッチ２０とスタティック
・ラッチ２２とを組み合わせたことによって、準安定状
態にある確率が大幅に低減されている。また、Ｌ１ラッ
チとＬ２ラッチとを組み合わせたことによって、準安定
状態の確率が更に著しく低減されており、実質的に準安
定状態が生じないようになっている。なぜそうなるかと
言えば、準安定状態にある全体としての確率は、Ｌ１ラ
ッチが準安定状態にある確率にＬ２ラッチが準安定状態
にある確率を掛け合わせた積に等しいからである。
【００１３】本発明の更に別の要点として、図３に示す
ように、各Ｌ２ラッチ１５とエンコーダ１６との間に３
入力ＡＮＤゲート３０を介挿することによって、抵抗器
列上のノイズに起因する誤り、ないしは比較器１３の複
数段を通過する際の伝搬遅延の差に起因する誤りの発生
を非常に少なくしているということがある。（図を見や
すくするためにそれらＡＮＤゲート３０は図１には示し
ていない）。それらＡＮＤゲート３０によって、２つ以
上のワン・ホット・コードがエンコーダ１６へ送られる
ことがないようにしており、その方法は以下のとおりで
ある。即ち、各Ｌ２ラッチ１５の一方の出力を各１つの
ＡＮＤゲート３０に接続し、また、各Ｌ２ラッチ１５の
他方の出力を、前記一方の出力が接続されているＡＮＤ
ゲートの片側に隣接した別の２つのＡＮＤゲート３０の
夫々に並列に接続している。
【００１４】先ず最初の想定状態として、図示の各Ｌ２
ラッチ１５への入力（それらの入力はサーモメータ・コ
ードの一部を成すものである）が、この図３の、夫々の
ラッチの左側に書き込んであるとおりの状態にあるもの
と仮定する。この仮定状態においては、図示の各ラッチ
１５の出力、及び夫々のＡＮＤゲート３０の出力は、こ
の図３に書き込んであるとおりの状態にあり、ただし、
図中の括弧内に記入されている入力並びに出力は、ここ
では無視されたい。これらのＡＮＤゲート３０によって
、ラッチ１５へ入力してくるサーモメータ・コード入力
が、ワン・ホット・コード出力（即ち「１」）へと変換
され、このワン・ホット・コード出力はリード３１上へ
送出される。
【００１５】次の仮定状態として、抵抗器１７から成る
抵抗器列上のノイズに起因する誤り、あるいは比較器１
３の複数段を通過する際の伝搬遅延の差に起因する誤り
によって、図３の括弧内に記入されているように、ラッ
チ１５ａへ誤りの「１」が入力される一方で、その他の
ラッチへの入力は以前のままであるという状態を仮定す
る。この場合、「１」を出力しているラッチとしては、
１５ａと１５ｂとの２個が存在しており、これらのラッ
チは、このラッチ列の中では、「０」を出力しているラ
ッチ１５ｃによって隔てられている。このように誤りが
発生しているにもかかわらず、３入力ＡＮＤゲート３０
が介挿されているために、エンコーダ１６へは、ワン・
ホット・コードが１つだけしか出力されないようになっ
ており、このワン・ホット・コードは、この場合にはリ
ード３２上へ送出されている。なぜこうなるかと言えば
、ラッチ１５ａは、このときは「１」となっているその
出力によって、ＡＮＤゲート３０ａに「１」を出力させ
ており、一方、このラッチ１５ａのＡＮＤゲート３０ｂ
への出力はこのとき「０」となっており、それによって
このＡＮＤゲート３０ｂの出力が「０」に変化している
からである。
【００１６】図示した誤りは、偽の「１」入力がラッチ
１５ａへ入力するというものであり、しかもこの偽入力
は、このラッチ列の中では、ラッチ１５ｂへの真の「１
」入力からは、ラッチ１個分だけ隔てられた位置へ入力
している。ここで特に記しておくと、各々のラッチの出
力を（互いに隣接した３個のＡＮＤゲートに接続するこ
とに代えて）互いに隣接した４個の４入力ＡＮＤゲート
に接続するようにすることによって、偽の「１」入力が
真の「１」入力からラッチ２個分隔てられた位置へ入力
した場合であっても、ワン・ホット・コードが１つだけ
しか出力されないようにすることができる。同様に、各
ラッチ出力を、互いに隣接した５個の５入力ＡＮＤゲー
トに接続するならば、２つの「１」入力が、ラッチ１５
の３個分隔てられた位置に入力した場合にも、ワン・ホ
ット・コードが１つだけしか出力されないようにするこ
とができる。
【００１７】図示例では、偽の「１」ビットの方が唯一
のワン・ホット・コードとなってしまっているが、この
ようになった原因は、ラッチ１５へ入力される２つの「
１」ビット入力の夫々に対応する２つの２値レベルのう
ちでは、常に、より高い方のレベルが出力として選択さ
れるようになっているからである。従って、もし、ラッ
チ１５ａへの「１」入力が真入力であり、ラッチ１５ｂ
への「１」入力が偽入力であったとしたならば、唯一の
ワン・ホット・コードは、真入力に対応した、リード３
２上に送出されることになる。しかしながら、いずれに
せよ、２値レベルは６３段階もあるため、真出力と偽出
力との間に僅かな差があっても、それは微々たるもので
しかない。一方、もしこの誤り防護のための構成が備え
られていないならば、エンコーダ１６へ入力しているラ
インのうちに、２本以上の「ホット」状態のラインが発
生したときには、大きなデコーディング・エラーが生じ
る可能性がある。
【００１８】以上のようにして、入力アナログ信号が、
先ず量子化されて６３段階のレベルのうちの１つのレベ
ルとされ、そして次にその１つのレベルに対応したワン
・ホット・コードへと変換されるようになっている。ま
た、以上に説明した態様で、複数のＬ２ラッチと複数の
ＡＮＤゲートとを接続しているため、その結果、ただ１
つだけのワン・ホット・コード出力が、エンコーダ１６
へ送出され、そしてこのエンコーダ１６によって６ビッ
トの、２の補数の２進数にコード化されるようになって
いる。
【００１９】本発明の更に別の要点の１つとして、第１
図に明らかに示したように、Ｌ１ラッチ１４とＬ２ラッ
チ１５との組合わせを、スキャン・ラッチとして有効に
利用することができるということがあり、このスキャン
・ラッチは、このＡＤＣの全体設計のデバッギング並び
に試験を行なうための、レベル感応スキャンの機能を果
たすものである。その試験を実施するには、比較器列の
一方の端部に位置している比較器１３に接続されている
Ｌ１ラッチ１４のダイナミック・ラッチのＳＩ入力へ、
スキャン・クロックＡの連続して発生するサイクル中に
、「１」または「０」を一列に並べたスキャン・データ
を入力して行くようにする。このデータは、この入力さ
れて行くＬ１ラッチ１４に対応したＬ２ラッチ１５から
出力されて行き、この出力が、隣接したダイナミック・
ラッチへのスキャン・データ入力ＳＩとなる。この方式
によりスキャン・データを、エンコーダ１６へはただ１
つだけのホット・コードしか出力されないことを試験し
て確認するのに適した、任意の好ましいサーモメータ・
コード値ないしはサーモメータ・コード値の列に、対応
させることが可能となっている。
【００２０】次に、Ｌ１ラッチとＬ２ラッチの、好適な
具体的構成例並びに動作例について説明する。理解を容
易にするために、第４図に示すように、Ｐチャネル電界
効果トランジスタ（ＰＦＥＴ）は斜めの対角線を入れた
記号で、また、Ｎチャネル電界効果トランジスタ（ＮＦ
ＥＴ）は対角線を入れない記号で表してあり、また、そ
れらいずれのタイプのＦＥＴも、以下の説明では、先頭
に「Ｔ」を付した引用符号で略記する。
【００２１】Ｌ１ダイナミック・ラッチ１５の各々は、
Ｔ１〜Ｔ１３、及びＴＬから構成されている。Ｔ１とＴ
２とは正電圧源ＶＤＤに接続されており、また、それら
Ｔ１とＴ２とは、それらに接続されている比較器１３の
差動出力電圧を構成している正データ入力と負データ入
力とを受け取るようにしてある。Ｔ３、Ｔ４、Ｔ５、及
びＴ６は図示の如く、クロス結合されており、それによ
ってラッチ／再生増幅器を構成している。ＴＬは、クロ
ックＣによってクロックされる電流源としてある。Ｔ９
、Ｔ１０、Ｔ１１、及びＴ１２はバッファを構成してお
り、このバッファは、増幅器Ｔ３〜Ｔ６の出力を受け取
るようにしてある。Ｔ１３はイコライジング手段を構成
している。
【００２２】動作について説明すると、１回のクロック
・サイクル中に、クロックＣが「ロー」状態（接地レベ
ル）にあるときには、Ｔ７とＴ８とが、夫々節点Ａと節
点ＢとをＶＤＤのフルレベルになるまで予充電している
。次に、Ｔ１３がオンにされることによって、これら節
点Ａと節点Ｂとが等電位にされ、また、このときには電
流源ＴＬはオフにされている。この回路に接続されてい
る比較器１３からの差動入力電圧は差動電流に変換され
ており、この差動電流を利用して、クロックＣが接地レ
ベルからＶＤＤのレベルへと移行する際に、節点Ａと節
点Ｂとをオフセットさせるようにする。
【００２３】電流源ＴＬが、クロックＣによってゲーテ
ィングされてオンにされたときに、節点Ａと節点Ｂとの
間のオフセット差分電圧が増幅され、それによって、そ
の差分電圧がディジタル値として再生される。このディ
ジタル値はＣＭＯＳのフルレベルに対応したものであり
、また更に、インバータＴ９、Ｔ１０と、インバータＴ
１１、Ｔ１２とによってバッファされる。これらのＴ９
、Ｔ１０からの出力と、Ｔ１１、Ｔ１２からの出力とは
、クロックＣのクロック・サイクルの予充電モードの間
は常時、接地レベルとなっている。従ってその期間は、
転送ゲート２１のＴ１６とＴ１７とはオフになっている
。これらのＴ１６とＴ１７とは、ＣＭＯＳのフルレベル
の信号に応答するときにだけオンになる。
【００２４】ダイナミック・ラッチ２０の増幅器Ｔ３〜
Ｔ６がアクティブ・モードにあるときには、Ｔ１６また
はＴ１７は、従って転送ゲート２１は、この増幅器の出
力の状態に従ってターン・オンないしターン・オフする
ようになっている。従って、転送ゲート２１は、自身で
タイミングを取るようになっており、競争状態が発生し
ないようになっている。この転送ゲート２１は、増幅器
Ｔ３〜Ｔ６からの差動出力を単一のレベルへと変換する
と共に、準安定状態にある信号がスタティック・ラッチ
２２へと通過して行く確率を極めて小さくしている。
【００２５】２個の反転増幅器Ａ１とＡ２とを直列に接
続した上でＡ２からＡ１へフィードバックをかけるよう
にした反転増幅器対Ａ１、Ａ２によって、一般的なスタ
ティック・ラッチを構成している。Ａ２からの出力は、
Ｔ１８及びＴ１９へ供給されるようにしている。Ｌ２ク
ロックＢは、Ｔ１８と反転増幅器Ａ３の入力とに接続さ
れており、この反転増幅器Ａ３の出力は、Ｔ１９へ入力
されるようにしてある。このように相互接続したＴ１８
、Ｔ１９、及びＡ３によって、反転増幅器対Ａ４、Ａ５
への転送ゲートＬ１を構成しており、この反転増幅器対
Ａ４、Ａ５は、反転増幅器対Ａ１、Ａ２と同様に、それ
らの増幅器Ａ４とＡ５とが相互に接続され、Ｌ２スタテ
ィック・ラッチ１５を構成している。
【００２６】本発明の要点の１つとして、ダイナミック
・ラッチ２０のＴ３〜Ｔ６を次のように構成してあると
いうことがある。即ち、オフセット信号が弁別できない
ほどに小さなものである場合には、節点Ａと節点Ｂとが
同一のレベルとなるようにし、それによって、出力バッ
ファＴ９、Ｔ１０と、出力バッファＴ１１、Ｔ１２との
双方をＶＤＤの電圧レベルとすることができるように、
Ｔ３〜Ｔ６を構成してある。これによって、オフセット
信号が弁別できないほどに小さなものであるという状況
が発生したときには、Ｌ１スタティック・ラッチ２２は
強制的に、予め定めた正常な、非準安定状態のロジック
・レベルへと移行させられるようにしている。そして、
増幅された信号がダイナミック・ラッチ２０から転送ゲ
ート２１を介してスタティック・ラッチ２２へ転送され
たときには即座に、クロックＢからの次のパルスのリー
ディング・エッジによってトリガされればＬ２スタティ
ック・ラッチ１５へその信号を転送することのできるよ
うな状態へと変化するようにしてある。
【００２７】既に述べたように、Ｌ１ラッチとＬ２ラッ
チとをこのように組み合わせたことによって、ＡＮＤゲ
ート３０の夫々へ向けて出力されるサーモメータ・コー
ド出力に準安定状態が生じている統計的確率が顕著に低
減されている。
【００２８】以上に、本発明をその好適実施例について
図示し説明したが、当業者には理解されるように、本発
明の範囲並びに教示から逸脱することなく、その形態並
びに細部に関する変更を加えることが可能である。従っ
て、本明細書において開示されているアナログ・ディジ
タル・コンバータ並びに方法は、あくまでも説明のため
の具体例と見なすべきものであり、本発明がそれに限定
されるというものではない。
【図面の簡単な説明】
【図１】本発明の実施例のＡＤＣ（アナログ・ディジタ
ル・コンバータ）のブロック図である。
【図２】図１に示したラッチの更に詳細なブロック図で
ある。
【図３】ノイズないし伝搬遅延に起因する誤りに対する
防護が得られるようにするためのラッチの接続態様を示
す概略図である。
【図４】図２のラッチの回路図である。
【符号の説明】
１０　　バッファ加算増幅器 １３　　バイポーラ比較器 １４　　Ｌ１ラッチ（ダイナミック・ラッチ）１５　　
Ｌ２ラッチ（スタティック・ラッチ）１６　　エンコー
ダ １７　　抵抗器 ２０　　ダイナミック・ラッチ ２１　　転送ゲート ２２　　スタティック・ラッチ ３０　　ＡＮＤゲート

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】　　準安定状態を最小にしたアナログ・デ
    ィジタル・コンバータにおいて、複数のバイポーラ比較
    器であって、その各比較器がアナログ入力信号から差動
    出力信号を発生する複数の比較器と、複数のラッチ手段
    であって、その各ラッチ手段が当該ラッチ手段に対応す
    る前記比較器の前記出力信号から予め選択された等間隔
    ステップの複数の２値レベルのうちの夫々１つのレベル
    を発生する複数のラッチ手段とを備え、その各ラッチ手
    段は、エッジ・トリガされて前記出力信号の夫々１つを
    検出しＣＭＯＳレベルへと増幅するダイナミック・ラッ
    チと、スタティック・ラッチと、前記出力信号の夫々１
    つを当該出力信号が準安定状態にないときに前記ダイナ
    ミック・ラッチから前記スタティック・ラッチへ転送す
    る転送ゲート手段とを含み、前記ラッチ手段から、前記
    ２値レベルに基づいたサーモメータ・コードの形のデー
    タを受け取り、そのサーモメータ・コードをワン・ホッ
    ト・コードに変換する複数のＡＮＤゲートを設けたアナ
    ログ・ディジタル・コンバータ。
  2. 【請求項２】　　準安定状態を最小にしたアナログ・デ
    ィジタル・コンバータにおいて、複数のバイポーラ比較
    器であって、その各比較器がアナログ入力データから差
    動出力信号を発生する複数の比較器と、複数のラッチ手
    段であって、その各ラッチ手段が当該ラッチ手段に対応
    する前記比較器の前記信号から予め選択された等間隔ス
    テップの複数の２値レベルのうちの夫々１つのレベルを
    発生する複数のラッチ手段とを備え、その各ラッチ手段
    は、前記信号の夫々１つを検出しＣＭＯＳレベルへと増
    幅するダイナミック・ラッチと、スタティック・ラッチ
    と、前記信号の夫々１つをその信号が準安定状態にはな
    いときにのみ、前記ダイナミック・ラッチから前記スタ
    ティック・ラッチへ転送する転送ゲート手段とを含み、
    複数のＡＮＤゲートであって、その各ＡＮＤゲートが、
    少なくとも３である予め選択された数の入力を有し、そ
    れら入力が該予め選択された数と同数の、互いに隣接す
    る複数の２値レベルの組み合わせから成り、それら２値
    レベルは、前記複数のラッチ手段により、組み合わされ
    た状態でサーモメータ・コードとして出力されるもので
    あり、これによって、前記データがサーモメータ・コー
    ドからワン・ホット・コードへと変換される複数のＡＮ
    Ｄゲートを設けたアナログ・ディジタル・コンバータ。
  3. 【請求項３】　　前記ラッチ手段から出力される２つの
    「１」出力が、前記各ＡＮＤゲートの入力数である前記
    予め選択された数から２を減じた数より大きな個数の、
    複数個の２値レベルを間において互いに離隔しているの
    ではない限りにおいて、前記複数のＡＮＤゲートからは
    ただ１つだけのワン・ホット・コードが出力される請求
    項２のアナログ・ディジタル・コンバータ。
  4. 【請求項４】　　前記ラッチ手段が、前記スタティック
    ・ラッチの出力を受け取り準安定状態の確率を更に低減
    させ前記サーモメータ・コードを前記ＡＮＤゲートへの
    入力として送出する第２スタティック・ラッチを備える
    請求項２のアナログ・ディジタル・コンバータ。
  5. 【請求項５】　　前記ダイナミック・ラッチが、標本化
    クロック・パルスの予め選択されたエッジでデータをラ
    ッチする請求項２のアナログ・ディジタル・コンバータ
    。
  6. 【請求項６】　　前記ダイナミック・ラッチと前記第２
    スタティック・ラッチとを夫々にトリガするための別々
    のクロックを含み、それらクロックはその夫々のクロッ
    ク・パルスの予め選択されたエッジでデータをラッチす
    る請求項４のアナログ・ディジタル・コンバータ。
  7. 【請求項７】　　前記各ラッチ手段の２値出力をシーケ
    ンシャルに結合して隣接したラッチ手段への入力とする
    手段と、独立したスキャン・クロックを含む手段であっ
    て、所望のサーモメータ・コードないしサーモメータ・
    コード・シーケンスに対応した選択可能な２値スキャン
    ・データを、前記クロックの制御の下に前記ラッチ手段
    へ入力することを可能とし、それによってレベル感応ス
    キャン設計試験を容易にする手段と、を含む請求項２の
    アナログ・ディジタル・コンバータ。
  8. 【請求項８】　　前記ラッチ手段が、前記スタティック
    ・ラッチの出力を受け取り準安定状態の確率を更に低減
    させ前記サーモメータ・コードを前記ＡＮＤゲートへの
    入力として送出する第２スタティック・ラッチと、各々
    の前記第２スタティック・ラッチの２値出力をシーケン
    シャルに結合して隣接したダイナミック・ラッチへの入
    力とする手段と、独立したスキャン・クロックを含む手
    段であって、所望のサーモメータ・コードないしサーモ
    メータ・コード・シーケンスに対応した選択可能な２値
    スキャン・データを、前記クロックの制御の下に前記ダ
    イナミック・ラッチへ入力することを可能とし、それに
    よってレベル感応スキャン設計試験を容易にする手段と
    、を備える請求項２のアナログ・ディジタル・コンバー
    タ。
  9. 【請求項９】　　前記ワン・ホット・コードから、該ワ
    ン・ホット・コードに対応した予め選択された個数の２
    値ビットへと、データをコード化する手段を含む請求項
    ２のアナログ・ディジタル・コンバータ。
  10. 【請求項１０】　　複数のバイポーラ比較器を用いて、
    アナログ入力データから複数の差動出力信号を発生する
    ステップと、エッジ・トリガされる夫々のダイナミック
    ・ラッチを用いて、前記各出力信号を検出しＣＭＯＳレ
    ベルへと増幅して、サーモメータ・コードを発生するス
    テップと、前記各出力信号を、当該信号が準安定状態に
    はないときにのみ、夫々のダイナミック・ラッチからそ
    のダイナミック・ラッチに対応したスタティック・ラッ
    チへ転送するステップと、複数のＡＮＤゲートを設け、
    その各ＡＮＤゲートが３つの入力を有し、それら入力の
    １つ１つは、スタティック・ラッチの３つの異なった組
    み合わせの各々からの入力とすることによって、前記サ
    ーモメータ・コードを、ある１つの、そしてただ１つだ
    けのワン・ホット・コードへ変換することにより、ノイ
    ズないし伝搬遅延に起因するサーモメータ・コードの誤
    りの発生を最小にするステップと、を備えるアナログ・
    データをディジタルへ変換する方法。
  11. 【請求項１１】前記各出力信号を当該出力信号に対応し
    たスタティック・ラッチから別のスタティック・ラッチ
    へと転送することによって準安定状態の確率を更に低減
    させるステップであって、前記別のスタティック・ラッ
    チからの出力が前記ＡＮＤゲートへの入力であるステッ
    プを含む請求項１０の方法。
JP2408574A 1990-01-31 1990-12-28 準安定状態を最小にしたアナログ・ディジタル・コンバータ Pending JPH04261223A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/472,974 US5012246A (en) 1990-01-31 1990-01-31 BiCMOS analog-to-digital converter with minimized metastability
US472974 1990-01-31

Publications (1)

Publication Number Publication Date
JPH04261223A true JPH04261223A (ja) 1992-09-17

Family

ID=23877664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2408574A Pending JPH04261223A (ja) 1990-01-31 1990-12-28 準安定状態を最小にしたアナログ・ディジタル・コンバータ

Country Status (3)

Country Link
US (1) US5012246A (ja)
EP (1) EP0440356A3 (ja)
JP (1) JPH04261223A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795091A (ja) * 1993-07-08 1995-04-07 Tektronix Inc サーモメータ・コード処理方法及び装置
WO2011135815A1 (en) * 2010-04-30 2011-11-03 Sony Corporation A/d converter, a/d conversion method, solid-state imaging element and camera system

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184131A (en) * 1989-07-06 1993-02-02 Nissan Motor Co., Ltd. A-d converter suitable for fuzzy controller
JPH05232196A (ja) * 1992-02-25 1993-09-07 Mitsubishi Electric Corp テスト回路
JP3557640B2 (ja) * 1993-12-14 2004-08-25 ソニー株式会社 同期回路
US5576651A (en) * 1995-05-22 1996-11-19 International Business Machines Corporation Static/dynamic flip-flop
US6225937B1 (en) * 1996-05-24 2001-05-01 Lockheed-Martin Ir Imaging Systems, Inc. Metastability resolved monolithic analog-to-digital converter
US5973529A (en) * 1997-01-06 1999-10-26 International Business Machines Corporation Pulse-to-static conversion latch with a self-timed control circuit
US6060912A (en) * 1997-09-19 2000-05-09 National Semiconductor Corporation High speed strobed comparator circuit having a latch circuit
FI105428B (fi) * 1998-05-13 2000-08-15 Nokia Mobile Phones Ltd Menetelmä rinnakkais-A/D-muunnoksen virheen korjaamiseksi, korjain ja rinnakkais-A/D-muunnin
US7076003B1 (en) * 1999-03-03 2006-07-11 Agere Systems Inc. Constellation design for modem receiver
US6622284B1 (en) * 1999-12-17 2003-09-16 Hewlett-Packard Development Company, L.P. Method and apparatus for detection of errors in one-hot words
SE519386C2 (sv) * 2001-04-11 2003-02-25 Ericsson Telefon Ab L M Komparatorkrets och förfarande för att driva en komparatorkrets
US6975238B2 (en) * 2003-10-01 2005-12-13 Infineon Technologies Ag System and method for automatically-detecting soft errors in latches of an integrated circuit
US8129969B1 (en) * 2006-04-07 2012-03-06 Marvell International Ltd. Hysteretic inductive switching regulator with power supply compensation
US7623051B2 (en) * 2008-04-29 2009-11-24 Analog Devices, Inc. Metastability error reduction in signal converter systems
CN103746698B (zh) * 2014-01-28 2017-02-01 华为技术有限公司 模数转换器
KR102100408B1 (ko) * 2014-03-04 2020-04-13 삼성전자주식회사 인코더 및 그것의 인코딩 방법
US10277216B1 (en) * 2017-09-27 2019-04-30 Apple Inc. Wide range input voltage differential receiver
US12316351B2 (en) * 2021-12-20 2025-05-27 Intel Corporation Self-organized encoder architectures including blind input swapping support

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6286918A (ja) * 1985-10-04 1987-04-21 テクトロニツクス・インコ−ポレイテツド エンコ−ダ回路
JPS6359111A (ja) * 1986-08-29 1988-03-15 Hitachi Ltd コンパレ−タとｄ／ａ変換器
JPH01248828A (ja) * 1988-03-30 1989-10-04 Matsushita Electric Ind Co Ltd 並列型ａ／ｄ変換器
JPH01259628A (ja) * 1988-04-11 1989-10-17 Hitachi Ltd Ａ／ｄ変換器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4211999A (en) * 1977-11-23 1980-07-08 The United States Of America As Represented By The Secretary Of The Navy Converter for converting a high frequency video signal to a digital signal
DE2838817A1 (de) * 1978-09-06 1980-03-20 Ibm Deutschland Ttl-kompatible adressverriegelungsschaltung mit feldeffekttransistoren und entsprechendes betriebsverfahren
US4276543A (en) * 1979-03-19 1981-06-30 Trw Inc. Monolithic triple diffusion analog to digital converter
JPS5616322A (en) * 1979-07-19 1981-02-17 Matsushita Electric Ind Co Ltd Analog/digital converter
US4586025A (en) * 1985-10-04 1986-04-29 Tektronix, Inc. Error tolerant thermometer-to-binary encoder
US4733220A (en) * 1985-10-04 1988-03-22 Tektronix, Inc. Thermometer-to-adjacent bindary encoder
US4691189A (en) * 1986-05-23 1987-09-01 Rca Corporation Comparator with cascaded latches
IT1201860B (it) * 1986-12-10 1989-02-02 Sgs Microelettronica Spa Circuito logico cmos
US4712087A (en) * 1987-02-09 1987-12-08 Tektronix, Inc. Analog-to-digital converter error correction circuit
US4808840A (en) * 1987-11-20 1989-02-28 International Business Machines Corporation Dynamic edge-triggered latch
JPH0773213B2 (ja) * 1987-11-20 1995-08-02 三菱電機株式会社 Ａ／ｄコンバータ
US4897655A (en) * 1988-03-10 1990-01-30 Harris Semiconductor Patents, Inc. High speed apparatus for a single latch flash analog-to-digital converter
US4884075A (en) * 1988-05-19 1989-11-28 Analog Devices, Inc. Decoding circuit for flash-type analog-to-digital converter
US4897657A (en) * 1988-06-13 1990-01-30 Integrated Device Technology, Inc. Analog-to-digital converter having error detection and correction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6286918A (ja) * 1985-10-04 1987-04-21 テクトロニツクス・インコ−ポレイテツド エンコ−ダ回路
JPS6359111A (ja) * 1986-08-29 1988-03-15 Hitachi Ltd コンパレ−タとｄ／ａ変換器
JPH01248828A (ja) * 1988-03-30 1989-10-04 Matsushita Electric Ind Co Ltd 並列型ａ／ｄ変換器
JPH01259628A (ja) * 1988-04-11 1989-10-17 Hitachi Ltd Ａ／ｄ変換器

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0795091A (ja) * 1993-07-08 1995-04-07 Tektronix Inc サーモメータ・コード処理方法及び装置
WO2011135815A1 (en) * 2010-04-30 2011-11-03 Sony Corporation A/d converter, a/d conversion method, solid-state imaging element and camera system
JP2011250395A (ja) * 2010-04-30 2011-12-08 Sony Corp Ａ／ｄ変換器、ａ／ｄ変換方法、固体撮像素子およびカメラシステム
US9053999B2 (en) 2010-04-30 2015-06-09 Sony Corporation A/D converter, A/D conversion method, solid-state imaging element and camera system
US9363452B2 (en) 2010-04-30 2016-06-07 Sony Corporation A/D converter, A/D conversion method, solid-state imaging element and camera system

Also Published As

Publication number Publication date
US5012246A (en) 1991-04-30
EP0440356A2 (en) 1991-08-07
EP0440356A3 (en) 1993-06-16

Similar Documents

Publication Publication Date Title
JPH04261223A (ja) 準安定状態を最小にしたアナログ・ディジタル・コンバータ
US11316505B2 (en) Delay based comparator
US10187079B1 (en) Metastability error correction methods and circuits for asynchronous successive approximation analog to digital converter (SAR ADC)
Portmann et al. Power-efficient metastability error reduction in CMOS flash A/D converters
US4386339A (en) Direct flash analog-to-digital converter and method
US7893861B2 (en) Time-to-digital based analog-to-digital converter architecture
US5644313A (en) Redundant signed digit A-to-D conversion circuit and method thereof
CN105049043A (zh) 一种带有失调校正功能的高速比较器
CN102647189A (zh) 动态比较器
CN108964665B (zh) 具有无解码器四元切换的电流导引数模转换器
JP3080341B2 (ja) データ一致検出回路
KR19980702223A (ko) 논리 레벨 출력 데이터의 가속 래칭을 위한 풀업 회로를 갖는 검출 증폭기
WO1996002089A1 (en) Charge-to-digital converter
Jin et al. Time-interleaved A/D converter with channel randomization
US20020167437A1 (en) Analog-to-digital converter including a series of quantizers interconnected in cascade
WO2022213725A1 (zh) 三态型量化的逐次逼近方法和逐次逼近模数转换电路
CN110266314A (zh) 一种集中序列生成器
JP3597058B2 (ja) 電圧比較器及びａ／ｄ変換器
CN103580696B (zh) 一种时间偏差选择电路
CN115942141A (zh) 一种图像传感器的行数据扫描读出电路
Chen et al. A low-kickback-noise latched comparator for high-speed flash analog-to-digital converters
JP2917095B2 (ja) サーモメータ・コード処理方法及び装置
EP0851626A2 (en) Sync detect circuit
CN112653468A (zh) 一种基于级间缓冲隔离的新型时序流水线adc
KR960005393B1 (ko) 캐시메모리 시스템