JPH01248828A - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
- Publication number
- JPH01248828A JPH01248828A JP63076786A JP7678688A JPH01248828A JP H01248828 A JPH01248828 A JP H01248828A JP 63076786 A JP63076786 A JP 63076786A JP 7678688 A JP7678688 A JP 7678688A JP H01248828 A JPH01248828 A JP H01248828A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- outputs
- circuit
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Manipulation Of Pulses (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、並列型Ａ／Ｄ変換器、特に出力データにおけ
るコードミスを防止した並列型Ａ／Ｄ変換器に関するも
のである。
るコードミスを防止した並列型Ａ／Ｄ変換器に関するも
のである。
従来の技術
近年、ディジタル信号処理の進歩と共に、アナログ信号
をＡ／Ｄ変換し、ディジタルデータで処理するようにな
り、そのために多くのＡ／Ｄ変換器が利用されるように
なってきた。特に、テレビ信号等をＡ／Ｄ変換する高速
の並列型Ａ／Ｄ変換器の進歩は、目ざましいものがある
。
をＡ／Ｄ変換し、ディジタルデータで処理するようにな
り、そのために多くのＡ／Ｄ変換器が利用されるように
なってきた。特に、テレビ信号等をＡ／Ｄ変換する高速
の並列型Ａ／Ｄ変換器の進歩は、目ざましいものがある
。
以下に従来の並列型Ａ／Ｄ変換器について説明する。
第２図は、従来の３ビツトの並列型Ａ／Ｄ変換器の回路
図であシ、第２図においては、双安定素子としてラッチ
を用いている。１は、７本の出力を持った基準電圧発生
回路、２はアナログ信号入力端子、３から９は基準電圧
発生回路１の出力とアナログ信号入力端子２よシ入力さ
れたアナログ信号の電圧を比較する比較器、１ｏから１
６は、比較器３から９の出力を入力とするラッチ用トラ
ンスファゲート、１７は制御信号入力端子、１８は制御
信号入力端子１７より入力された制御信号を反転し、制
御信号入力端子１７より入力された制御信号と共にラッ
チ用トランスファゲート１０から１６を制御する信号を
作る制御用インバータ、１９から２５はラッチ用トラン
スファゲート１゜から１６と共にラッチを形成するラッ
チ用インバータ、２６から３２はラッチ用インバータの
出力を入力とする位置検出論理回路、３３は位置検出論
理回路２６から３２の出力を入力とする符号変換回路、
３４から３６は符号変換回路３３からの出力を出力する
出力端子である。
図であシ、第２図においては、双安定素子としてラッチ
を用いている。１は、７本の出力を持った基準電圧発生
回路、２はアナログ信号入力端子、３から９は基準電圧
発生回路１の出力とアナログ信号入力端子２よシ入力さ
れたアナログ信号の電圧を比較する比較器、１ｏから１
６は、比較器３から９の出力を入力とするラッチ用トラ
ンスファゲート、１７は制御信号入力端子、１８は制御
信号入力端子１７より入力された制御信号を反転し、制
御信号入力端子１７より入力された制御信号と共にラッ
チ用トランスファゲート１０から１６を制御する信号を
作る制御用インバータ、１９から２５はラッチ用トラン
スファゲート１゜から１６と共にラッチを形成するラッ
チ用インバータ、２６から３２はラッチ用インバータの
出力を入力とする位置検出論理回路、３３は位置検出論
理回路２６から３２の出力を入力とする符号変換回路、
３４から３６は符号変換回路３３からの出力を出力する
出力端子である。
以上のように構成された３ビット並列型Ａ／Ｄ変換器に
ついて以下その動作を説明する。
ついて以下その動作を説明する。
まず、アナログ信号入力端子２より入力されたアナログ
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較器３から９で比較し、大小関係を判定する。ア
ナログ信号の電圧が比較基準電圧より低い比較器の出力
は低レベルすなわちｌ’ｌ Ｌ ＩＩとなシ、逆にアナ
ログ信号の電圧が比較基準電圧より高い比較器の出力は
高レベルすなわち”Ｈ”となシ、複数の比較器３から９
は、アナログ信号の電圧によシその出力が＠Ｈ”となる
比較器とｔ Ｉ、 ｊとなる比較器に分けられる。次に
比較器３から９の出力をラッチ用トランスファゲート１
０から１６とラッチ用インバータ１９から２６より構成
されるラッチに制御信号入力端子１７より制御信号を１
Ｈ”にすることにより取り込む。前記ラッチの出力は、
比較器３から９の出力の反転であるので比較器３から９
の出力同様、その出力が１Ｌ１となるラッチと出力がＨ
”となるラッチに分けられる。そこで位置検出論理回路
２６から３２は出力がｌＩＬ″′となっているラッチと
出力が’Ｈ”となっているラッチの境界を検出し、位置
検出回路２６から３２のうち境界の位置に対応した論理
回路の出力を＠Ｈｓとするこの位置検出論理回路２６か
ら３２の出力を符号変換回路３３によってコード化して
３ビツトのディジタル信号出力を出力端子３４から３６
より出力する。
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較器３から９で比較し、大小関係を判定する。ア
ナログ信号の電圧が比較基準電圧より低い比較器の出力
は低レベルすなわちｌ’ｌ Ｌ ＩＩとなシ、逆にアナ
ログ信号の電圧が比較基準電圧より高い比較器の出力は
高レベルすなわち”Ｈ”となシ、複数の比較器３から９
は、アナログ信号の電圧によシその出力が＠Ｈ”となる
比較器とｔ Ｉ、 ｊとなる比較器に分けられる。次に
比較器３から９の出力をラッチ用トランスファゲート１
０から１６とラッチ用インバータ１９から２６より構成
されるラッチに制御信号入力端子１７より制御信号を１
Ｈ”にすることにより取り込む。前記ラッチの出力は、
比較器３から９の出力の反転であるので比較器３から９
の出力同様、その出力が１Ｌ１となるラッチと出力がＨ
”となるラッチに分けられる。そこで位置検出論理回路
２６から３２は出力がｌＩＬ″′となっているラッチと
出力が’Ｈ”となっているラッチの境界を検出し、位置
検出回路２６から３２のうち境界の位置に対応した論理
回路の出力を＠Ｈｓとするこの位置検出論理回路２６か
ら３２の出力を符号変換回路３３によってコード化して
３ビツトのディジタル信号出力を出力端子３４から３６
より出力する。
発明が解決しようとする課題
しかしながら上記の従来の構成では、比較器のうちいず
れかがアナログ信号の電圧と基準比較電圧とを比較した
結果、その差が小さくて比較器の出力が完全に決まらず
、比較器の出力がＨ”とＬ”との中間レベルになり、比
較器の出力である中間レベルを双安定素子であるラッチ
が入力し、双安定素子であるランチの出力が中間レベル
となった場合、位置検出論理回路の出力のうちいずれの
出力もＬ″、あるいは２つ以上の出力が”Ｈ”となる不
都合が生じ、従来一般的である直接バイナリ−コードを
セットされた符号変換回路においてコードミスを発生す
るという問題点を有していた。
れかがアナログ信号の電圧と基準比較電圧とを比較した
結果、その差が小さくて比較器の出力が完全に決まらず
、比較器の出力がＨ”とＬ”との中間レベルになり、比
較器の出力である中間レベルを双安定素子であるラッチ
が入力し、双安定素子であるランチの出力が中間レベル
となった場合、位置検出論理回路の出力のうちいずれの
出力もＬ″、あるいは２つ以上の出力が”Ｈ”となる不
都合が生じ、従来一般的である直接バイナリ−コードを
セットされた符号変換回路においてコードミスを発生す
るという問題点を有していた。
また、上記問題点は符号変換回路にダレイコードや特殊
なコードをセットすることで解決できるが、この場合符
号変換回路の出力をバイナリ−コードに変換する第２の
符号変換回路が必要であり、回路が大きくなるという問
題点とＡ／Ｄ変換器の変換時間が長くなるという問題点
を有していた。
なコードをセットすることで解決できるが、この場合符
号変換回路の出力をバイナリ−コードに変換する第２の
符号変換回路が必要であり、回路が大きくなるという問
題点とＡ／Ｄ変換器の変換時間が長くなるという問題点
を有していた。
本発明は、上記の従来の問題点を解決するもので回路規
模の大幅な増大や変換速度の低下をさせることなく、コ
ードミスの発生を防止できる並列型Ａ／Ｄ変換器を提供
するものである。
模の大幅な増大や変換速度の低下をさせることなく、コ
ードミスの発生を防止できる並列型Ａ／Ｄ変換器を提供
するものである。
課題を解決するための手段
この目的を達成するために本発明の並列型Ａ／Ｄ変換器
は、アナログ信号の入力手段と、互いにレベルの異なる
複数の出力を持った基準電圧発生回路の各々の出力を基
準値として前記入力手段からのアナログ信号との比較を
行う複数の比較器と、前記複数の比較器の出力を入力と
する複数の双安定素子と、前記複数の双安定素子の出力
を入力とする複数の位置検出論理回路と、前記複数の位
置検出論理回路の出力を入力とし、出力データコードを
出力する符号変換回路と、前記複数の双安定素子の出力
を入力とし前記複数の双安定素子にそれぞれ帰環する複
数の帰環回路とを有し、前記複数の帰環回路の入力に用
いる論理素子の人力閾値電圧と前記複数の位置検出論理
回路の入力に用いる論理素子の入力閾値電圧が異なる構
成を有している。
は、アナログ信号の入力手段と、互いにレベルの異なる
複数の出力を持った基準電圧発生回路の各々の出力を基
準値として前記入力手段からのアナログ信号との比較を
行う複数の比較器と、前記複数の比較器の出力を入力と
する複数の双安定素子と、前記複数の双安定素子の出力
を入力とする複数の位置検出論理回路と、前記複数の位
置検出論理回路の出力を入力とし、出力データコードを
出力する符号変換回路と、前記複数の双安定素子の出力
を入力とし前記複数の双安定素子にそれぞれ帰環する複
数の帰環回路とを有し、前記複数の帰環回路の入力に用
いる論理素子の人力閾値電圧と前記複数の位置検出論理
回路の入力に用いる論理素子の入力閾値電圧が異なる構
成を有している。
作 用
この構成によって並列型Ａ／Ｄ変換器の回路規模の大幅
な増大や変換速度の低下をさせることなく、コードミス
の発生を防止することができる。
な増大や変換速度の低下をさせることなく、コードミス
の発生を防止することができる。
実施例
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における３ビット並列型Ａ／
Ｄ変換器を示すものである。第１図においては、双安定
素子としてラッチを用いている。
Ｄ変換器を示すものである。第１図においては、双安定
素子としてラッチを用いている。
第１図において１は基準電圧発生回路、２はアナログ信
号入力端子、３から９は比較器、１ｏから１６はラッチ
用トランスファゲート、１９から２５はラッチ用インバ
ータ、２６から３２は位置、検出論理回路、３３は符号
変換回路、３４から３６は出力端子でこれらは、従来例
の構成と同じものである。そして、３７から４３はラッ
チ用トランスファゲート１０から１６とランチ用インバ
ータ１９から２５より構成されるラッチの出力を入力す
る帰環用インバータであり、４４から５０は帰環用イン
バータ３７から４３と共に帰環回路を形成しランチ用イ
ンバータ１９から２５の入力にデータを帰環する帰環用
トランスファゲートである。６１は制御信号入力端子で
あり、５２は制御信号入力端子６１より入力した制？８
信号を反転し、制御信号入力端子５１より入力した制御
信号と共にラッチ用トランスファゲート１９から２６及
び帰環用トランスファゲート４４から５６を制御する制
御用インバータである。
号入力端子、３から９は比較器、１ｏから１６はラッチ
用トランスファゲート、１９から２５はラッチ用インバ
ータ、２６から３２は位置、検出論理回路、３３は符号
変換回路、３４から３６は出力端子でこれらは、従来例
の構成と同じものである。そして、３７から４３はラッ
チ用トランスファゲート１０から１６とランチ用インバ
ータ１９から２５より構成されるラッチの出力を入力す
る帰環用インバータであり、４４から５０は帰環用イン
バータ３７から４３と共に帰環回路を形成しランチ用イ
ンバータ１９から２５の入力にデータを帰環する帰環用
トランスファゲートである。６１は制御信号入力端子で
あり、５２は制御信号入力端子６１より入力した制？８
信号を反転し、制御信号入力端子５１より入力した制御
信号と共にラッチ用トランスファゲート１９から２６及
び帰環用トランスファゲート４４から５６を制御する制
御用インバータである。
以上の様に構成された本実施例の３ビット並列型Ａ／Ｄ
変換器についてその動作を説明する。
変換器についてその動作を説明する。
まず、アナログ信号入力端子２より入力されたアナログ
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較し、従来例同様に大小関係を判定する。
信号と基準電圧発生回路１の各々異なった出力が比較器
３から９に印加され、アナログ信号の電圧と比較基準電
圧を比較し、従来例同様に大小関係を判定する。
ここで、アナログ信号の電圧と比較基準電圧の差が大き
い時は、従来例と同様にラッチ用トランスファゲート１
ｏから１６とラッチ用インバータ１９から２５より構成
されるラッチに制御信号入力端子５１より入力される制
御信号を”Ｈ”にすることにより取り込み、位置検出論
理回路２６から３２及び符号変換回路３３を用いて出力
端子３４から３６よりディジタル信号を出力する。しか
し、比較器３から９のいずれかに入力するアナログ信号
の電圧と比較基準電圧の差が小さい時、比較器３から９
のいずれかから中間レベルを出力する。この時、制御信
号入力端子５１よりＨ”が入力されることにより、ラッ
チに中間レベルを取り込み、ラッチより中間レベルを出
力する。そこで、次に制御信号入力端子６１よシ″Ｌ”
が入力されることによりラッチ用トランスファゲート１
０から１６がＯＦＦとなシ帰環用トランスファゲート４
４から６５がＯＮすることによシ、中間レベルを位置検
出論理回路２６から３２のいずれかの入力論理素子が中
間レベルとみなす時は、帰環用インバータの３７から４
３の入力閾値電圧は位置検出論理回路２６から３２の入
力論理素子の入力閾値電圧と異なるので帰環用インバー
タ３７から４３の出力は中間レベルとならない。よって
ラッチ用インバータ１９から２５の入力は中間レベルで
なくなり、ランチの出力は中間レベルでなくなる。逆に
帰環用インバータ３７から４３が中間レベルとみなす時
は、位置検出論理回路２６から３２の入力論理素子は、
中間レベルとみなさない。このことにより位置検出論理
回路２６から３２の入力論理素子に中間レベルが入力さ
れることがなくなり、位置検出論理回路２６から３２に
おいて必ず比較器の出力の′Ｈ″とＬ”の境界に対応し
た論理回路のみＨ”を出力し、符号変換回路３３におい
てコードミスを発生することを防止できる。
い時は、従来例と同様にラッチ用トランスファゲート１
ｏから１６とラッチ用インバータ１９から２５より構成
されるラッチに制御信号入力端子５１より入力される制
御信号を”Ｈ”にすることにより取り込み、位置検出論
理回路２６から３２及び符号変換回路３３を用いて出力
端子３４から３６よりディジタル信号を出力する。しか
し、比較器３から９のいずれかに入力するアナログ信号
の電圧と比較基準電圧の差が小さい時、比較器３から９
のいずれかから中間レベルを出力する。この時、制御信
号入力端子５１よりＨ”が入力されることにより、ラッ
チに中間レベルを取り込み、ラッチより中間レベルを出
力する。そこで、次に制御信号入力端子６１よシ″Ｌ”
が入力されることによりラッチ用トランスファゲート１
０から１６がＯＦＦとなシ帰環用トランスファゲート４
４から６５がＯＮすることによシ、中間レベルを位置検
出論理回路２６から３２のいずれかの入力論理素子が中
間レベルとみなす時は、帰環用インバータの３７から４
３の入力閾値電圧は位置検出論理回路２６から３２の入
力論理素子の入力閾値電圧と異なるので帰環用インバー
タ３７から４３の出力は中間レベルとならない。よって
ラッチ用インバータ１９から２５の入力は中間レベルで
なくなり、ランチの出力は中間レベルでなくなる。逆に
帰環用インバータ３７から４３が中間レベルとみなす時
は、位置検出論理回路２６から３２の入力論理素子は、
中間レベルとみなさない。このことにより位置検出論理
回路２６から３２の入力論理素子に中間レベルが入力さ
れることがなくなり、位置検出論理回路２６から３２に
おいて必ず比較器の出力の′Ｈ″とＬ”の境界に対応し
た論理回路のみＨ”を出力し、符号変換回路３３におい
てコードミスを発生することを防止できる。
以上のように本実施例によれば、帰環用トランスファゲ
ート４４から５０と帰環用インバータ３７から４３によ
って帰環回路を設け、ラッチの出力をラッチ用インバー
タ１９から２６の入力に帰環し、帰環回路の入力論理素
子である帰環用インバータ３７から４３の入力閾値電圧
と位置検出論理回路２６から３２の入力閾値電圧に差を
設けることにより位置検出論理回路２６から３２におい
て必ず比−咬器３から９の出力のｌ’ｌ ＨＩ＋とＬ”
の境界に対応した論理回路のみ”Ｈ”を出力し、符号変
換回路３３においてコードミスを発生することを防止で
きる。
ート４４から５０と帰環用インバータ３７から４３によ
って帰環回路を設け、ラッチの出力をラッチ用インバー
タ１９から２６の入力に帰環し、帰環回路の入力論理素
子である帰環用インバータ３７から４３の入力閾値電圧
と位置検出論理回路２６から３２の入力閾値電圧に差を
設けることにより位置検出論理回路２６から３２におい
て必ず比−咬器３から９の出力のｌ’ｌ ＨＩ＋とＬ”
の境界に対応した論理回路のみ”Ｈ”を出力し、符号変
換回路３３においてコードミスを発生することを防止で
きる。
発明の効果
本発明は双安定素子の出力を入力とし、前記双安定素子
に帰環する帰環回路を設け、前記帰環回路の入力に用い
る論理素子の入力閾値電圧と位置検出論理回路の入力に
用いる論理素子の入力閾値電圧を異ならせることにより
前記位置検出回路において必ず比較器の出力のＨ”とＬ
”の境界に対応した論理回路のみ”Ｈ”を出力させるよ
うにしたものであるから、回路規模の大幅な増大や変換
速度の低下をさせることなく、符号変換回路におけるコ
ードミスの発生を防止できる並列型Ａ／Ｄ変換器を実現
できるものである。
に帰環する帰環回路を設け、前記帰環回路の入力に用い
る論理素子の入力閾値電圧と位置検出論理回路の入力に
用いる論理素子の入力閾値電圧を異ならせることにより
前記位置検出回路において必ず比較器の出力のＨ”とＬ
”の境界に対応した論理回路のみ”Ｈ”を出力させるよ
うにしたものであるから、回路規模の大幅な増大や変換
速度の低下をさせることなく、符号変換回路におけるコ
ードミスの発生を防止できる並列型Ａ／Ｄ変換器を実現
できるものである。
第１図は本発明の一実施例における並列型Ａ／Ｄ変換器
の回路図、第２図は従来例における並列型Ａ／Ｄ変換器
の回路図である。 １・・・・・・基準電圧発生回路、２・・・・・・アナ
ログ信号入力端子、３〜９・・・・・・比較器、１０〜
１６・・・・・・ラッチ用トランスフ１ゲート、１７・
・・・・・制御信号入力端子、１８・・・・・・制御用
インバータ、１９〜２５・・・・・・ラッチ用インバー
タ、２６〜３２・・・・・・位置検出論理回路、３３・
・・・・・符号変換回路、３４〜３６・・・・・・出力
端子、３７〜４３・・・・・・帰環用インバータ、４４
〜５ｏ・・・・・・帰ＭｔＭＤランヌファゲート、５１
・・・・・・制御信号入力端子、５２・・・・・・制御
用インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｊｑ
Ｊコ ３６
の回路図、第２図は従来例における並列型Ａ／Ｄ変換器
の回路図である。 １・・・・・・基準電圧発生回路、２・・・・・・アナ
ログ信号入力端子、３〜９・・・・・・比較器、１０〜
１６・・・・・・ラッチ用トランスフ１ゲート、１７・
・・・・・制御信号入力端子、１８・・・・・・制御用
インバータ、１９〜２５・・・・・・ラッチ用インバー
タ、２６〜３２・・・・・・位置検出論理回路、３３・
・・・・・符号変換回路、３４〜３６・・・・・・出力
端子、３７〜４３・・・・・・帰環用インバータ、４４
〜５ｏ・・・・・・帰ＭｔＭＤランヌファゲート、５１
・・・・・・制御信号入力端子、５２・・・・・・制御
用インバータ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｊｑ
Ｊコ ３６
Claims (1)
- アナログ信号の入力手段と、互いにレベルの異なる複
数の出力を持った基準電圧発生回路の各々の出力を基準
値として前記入力手段からのアナログ信号との比較を行
う複数の比較器と、前記複数の比較器の出力を入力する
複数の双安定素子と、前記複数の双安定素子の出力を入
力とする複数の位置検出論理回路と、前記複数の位置検
出論理回路の出力を入力とし出力データコードを出力す
る符号変換回路と、前記複数の双安定素子の出力を入力
とし前記複数の双安定素子にそれぞれ帰環する複数の帰
環回路とを有し、前記複数の帰環回路の入力に用いる論
理素子の入力閾値電圧と前記複数の位置検出論理回路の
入力に用いる論理素子の入力閾値電圧を異ならせたこと
を特徴とする並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076786A JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076786A JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248828A true JPH01248828A (ja) | 1989-10-04 |
| JPH0728218B2 JPH0728218B2 (ja) | 1995-03-29 |
Family
ID=13615294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076786A Expired - Lifetime JPH0728218B2 (ja) | 1988-03-30 | 1988-03-30 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728218B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261223A (ja) * | 1990-01-31 | 1992-09-17 | Internatl Business Mach Corp <Ibm> | 準安定状態を最小にしたアナログ・ディジタル・コンバータ |
-
1988
- 1988-03-30 JP JP63076786A patent/JPH0728218B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261223A (ja) * | 1990-01-31 | 1992-09-17 | Internatl Business Mach Corp <Ibm> | 準安定状態を最小にしたアナログ・ディジタル・コンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728218B2 (ja) | 1995-03-29 |
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