JPH0426140A - 誘電体分離基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は異なる島深さを有する誘電体付１１ｉ１［７
，Ｓ板の製造方法に関するものである。

（従来の技術） 誘電体分離構造を有する半導体集積回路装置において、
高い電圧で使用される高耐圧素子と比較的低い電圧で使
用される低耐圧素子とを同一誘電体骨Ｎ基板内に混載す
る場合、高耐圧素子が形成される島は深くし、低耐圧素
子が形成される島は逆に浅くする試みがなされている。

この目的は以下のようなものである。すなわち、高耐圧
素子の耐圧を維持するためには、その島の深さは逆バイ
アス時の空乏層ｌ】に応して深くしなければならない。

しかし、一方では、低耐圧素子の島はそのような島深さ
は必要としないばかりか、逆にＮＰＮ　トランジスタの
コレクタ抵抗の増大を招くという不利益につながる。

上記の試みは、これらの点に鑑み、内蔵素子の特性に応
じて島の深さを最適化しようというものであった。

このように、深い島と浅い島を同一基板内に混載する誘
電体骨Ｍ基板の製造方法は、公知文献例として特開昭５
５−１０５３４０号公報があり、この文献に記載されて
いるように、２段以上の異方性エツチングを行って形成
されている。

次に、その製造方法を第２図（ａ）〜第２図（ｅ）に示
す工程断面図により説明する。

まず、第２図（ａ）に示すように、Ｎ型で（１００）面
を有する単結晶Ｓｉ羞板１　（以下、この第２図では単
に基板という）の主表面側に酸化膜２を形成し、パター
ニングした後、この酸化膜２をエンチングマスクとして
所望の深さをもった凹部３をアルカリ異方性エツチング
技術を用いて基板１に形成する。

次に、酸化膜２を除去した後、凹部３を含む基板１の主
表面に第２図［有］）に示すように、酸化１ｆ！４を新
たに被着し、これをホトリソ・エツチング技術にて所望
のパターンとする。

次に、パターニングされた酸化膜４をマスクとして、第
２図（ａ）と同様に基板１のアルカリ異方性エツチング
を行い、第２図（Ｃ）に示すように■溝５を形成する。

次に、第２図（ｄ）に示すように酸化膜４を除去した後
、前記Ｖ溝５を含む基板１の主表面上に酸化膜６を被着
し、さらにその上に支持体となる多結晶Ｓｉ層７を形成
する。

次に、単結晶８１基板１の反対主表面側より、前記Ｖ溝
５の底部先端が露出するまで（第２図（ｄ）中のＡ−Ａ
ラインの位置まで）基板１を研磨除去する。

これにより、第２図（ｅ）に示すように、酸化膜６で完
全分離された残存Ｓｉ基板部からなる深い島８ａと浅い
島８　ｂが同一基板内に形成されたＶ’ｓ　Ｎ体分離基
板が完成する。

（発明が解決しようとする課ｌ！！り しかしながら、上記従来の製造方法では、まず第２図（
ａ）の凹部３の形成の際、エツチングスピードの速い（
＋００）面を底面に残すため、凹部３の深さにバラツキ
が生じやすいことや、第２図（ｂ）の酸化膜４のパター
ニングの際、凹部３の底面と基板】主表面が通常１０４
以上の段差をもっている。

このため凹部３内での酸化膜４のパターニング精度が著
しく低下し、所望のパターニング寸法が安定して得られ
ないといったことから、第２図（Ｃ）で形成される■溝
５の底部先端位置が、凹部３での■溝５と基板１の主表
面上からのＶ溝とで不揃いになるといった問題があった
。

そのため、次のＳｉ基板１の研磨の際、精度よく平坦に
研磨が進行しても、■溝５の先端の露出が一様にはなら
ず、研磨オーバ領域や逆に不足の領域が基板１内に混在
して現われる等、歩留低下の一因となっていた。

また、この製造方法では、第３図（ａ）に示すように、
段差部３１でのレジスト３０のカバレッジが悪く、段差
部３１付近の酸化膜が次のエツチング工程でエツチング
されてしまうため、第３図（Ｉ））に示すように、深い
島の角領域３２が次の異方性エツチング工程で除去され
ることになり、良好な島形状を有する誘電体骨＃ｌ基板
が得られないという欠点もあった。

この発明は前記従来技術が持っている問題点のうち、歩
留りが低下する点と、異なる深さの島ｉＪｆ域が高精度
に形成できない点について解決した誘電体骨Ｍ基板の製
造方法を折代するものである。

（課題を解決するための手段） この発明は誘電体分離基板の製造方法において、凹部を
形成した半導体基板上にこの凹部の段差量よりも厚くエ
ピタキシャル成長を行い、しかる後研磨によって半導体
基板表面を平坦にする工程を導入したものである。

（作　用） この発明によれば、誘電体分離基板の製造方法において
、以上のような工程を導入したので、凹部の段差量以上
にエピタキシャル層を主表面に成長させるから、エピタ
キシャル層の一部を研磨により除去して半導体基板の主
表面を平坦化する時に完全に平坦化され、段差ホトリソ
が不要となる。

したがって、前記問題点が除去できる。

（実施例） 以下、この発明の誘電体分離基板の製造方法の実施例に
ついて図面に基づき説明する。第１図（ａ）ないし第１
図０１はその一実施例の工程断面図である。

まず、第１図（ａ）に示すように、両方値（１００）の
Ｎ型シリコン基板（以下、シリコン基板という）１０１
の主表面を酸化し、酸化膜１０２を形成した後、ホトリ
ソ・エツチング技術によって酸化膜１０２をパターニン
グする。

次に、この酸化膜１０２をマスクとして、シリコンＭｉ
＋、０１の一方の主表面にＫ　Ｏ＋１やエチレンジアミ
ンピロカテコールなどのエツチング液を用いて、異方性
エツチングを施し、凹部１０３を形成する。

これは、このアルカリ異方性エツチングが面方位（１０
０）面に対してエツチング速度が速く、面方位（１１１
）面に対して、エツチング速度が遅いという特性を利用
したものである。

次に、第１図［有］）に示すように、酸化膜１．０２を
マスクとして、凹部１０３を含むシリコン基板１０１の
一方の主表面にボロンのイオン打ち込みを行うことによ
り、高濃度のＰ型不純物層１０４を形成する。

この時、このＰ型不純物層１０４のピーク濃度はアルカ
リ異方性エツチングに対してストッパとなり得る程度の
債にしておくことが必要である。

この実施例で用いたアルカリ異方性エツチング液に対す
るストッパ濃度は、不純物がポロンの場合、約３　ＸＩ
Ｏ”ｃｍ−’であったので、前記Ｐ型不純物層１０４を
形成する際、ボロンをｌＸｌ０”ｃｍでイオンの打ち込
みをした後、９００°Ｃで３０分程度のアニール処理を
行うことによって、この条件を満足できた。

次に、第１図（Ｃ）に示すように、前記凹部】０３およ
び酸化膜１０２を含むシリコン基板１０１の主表面にエ
ピタキシャル成長を行う。このとき、凹部１０３上には
単結晶シリコン１０５（以下、エピタキシャル層という
）が、また酸化膜１０２上には多結晶シリコン１０６が
それぞれ成長する。

また、この場合、Ｐ型不純物層１０４のポロンがエピタ
キシャルＮ１０５内に入り込むため、Ｐ型不純物層１０
４のボロン濃度が低下する。

したがって、エピタキシャル成長温度をできるだけ低温
にすることで、Ｐ型不純物層１０４のボロンピーク濃度
を５　Ｘｌ０１９ｅｌｌ弓程度に保つようにする。また
、エピタキシャル層１０５の厚みは少くとも凹部１０３
の段差量よりも多くなる。

次に、第１図（ｄｌに示すように、前記酸化膜１０２が
露出するまでエピタキシャル層１０５と多結晶シリコン
層１０６を研磨除去することにより、凹部１０３はエピ
タキシャル［１０５により完全に埋められ、平坦な基板
表面が得られる。

なお、通常酸化膜は単結晶シリコン層に比べ、研磨速度
が遅いため、研磨に対するストッパの作用が働く。

したがって、酸化膜１０２が露出した時点で研磨を終了
させることが比較的容易に行える。

次に、第１図（ｅ）に示すように、この半導体基板の主
表面を酸化し、エピタキシャル層１０５上にも酸化膜１
０７を形成する。このとき酸化ｖ４１０２上にも新たに
酸化膜が形成されるため、この領域の酸化膜はエピタキ
シャル層１０５上の酸化膜よりも厚くなる。

しかる後、ホトリソ・エツチング技術によりエピタキシ
ャル層１０５上のみの酸化膜１０７をパターニングする
。このとき、開口巾Ｗは一定にしておく。

次に、第１図（ｆ）に示すように、この半導体基板にア
ルカリ異方性エツチングを施し、凹部１０８を形成する
。

このとき、Ｐ型不純物層１０４がストッパとなるために
、凹部１０日の底面部には、このＰ型不純物層１０４が
露出している０次に硝弗酸系の液によりこのＰ型不純物
Ｊｉ１０４をエツチングにより除去する。

次に、第１図（ｇ）に示すように、前記酸化膜１０７を
除去し、新たに酸化膜１０９を形成した後、ホトリソ・
エツチング技術により初期のシリコン基板１０１上の酸
化膜】０９のみをパターニングし、エピタキシャル層１
０５上の酸化膜はすべて除去する。このときの開口巾は
前記Ｗと同し値にする。

次に、第１図（ハ）に示すように、この半導体基板に再
度アルカリ異方性エツチングを施す。このときのエツチ
ングはシリコン基板１０１に深い■溝１０１ａと浅い■
溝１０１ｂが形成され、なおがつ前記エピタキシャル層
１０５がすべて除去されるまで行う。

次に、第１図（ｉ）に示すように、半導体基板の深い■
溝１０１ａ、浅い■溝１０１ｂを含む主表面にイオン打
ち込み法などによって、Ｎ型の不純物をＰ型不純物層１
０４の不純物濃度より高濃度で注入し、Ｐ型不純物層１
０４をＮ型に変換させることで、Ｎ型埋込層１１０を形
成する。この実施例では、砒素を２Ｘ１０”ＣＩ＋−”
でイオンの打ち込みをすることにより達成できた。

次に、前記深い■溝１０１ａ、浅いＶ溝１０１ｂを含む
シリコン基板１０１の主表面に酸化膜１．１１を分前絶
縁膜として所定の厚さ形成した後、支持基体としてポリ
シリコン１１２を堆積させる。

次に、第１図（ｊ）に示すように、前記シリコン基板１
０１の反対側の主表面より、前記深いＶ溝１０１ａ、浅
い■溝１０１ｂの先端が露見するまで研磨を施すことに
よって、それぞれの島が分離絶縁膜用の酸化膜１１１に
より分離された状態に形成され、しかも島の深さは高耐
圧素子形成領域１１３では深く、低耐圧素子領域１１４
では浅く形成される。

（発明の効果） 以上詳細に説明したように、この発明によれば、段差の
形成された基板にエピタキシャル成長を行い、しかる後
研磨することにより、基板表面を完全に平坦化すること
が可能となる。

したがって、段差ホトリソが不要となるので、レジスト
のカバレッジ不足による島崩れ、あるいは段差底面部で
のパターニング精度の低下といった問題点が解決できる
。

さらに、段差量に多少のバラツキが生じても高耐圧素子
部、低耐圧素子部ともに■溝を形成する際のホトリソ精
度が良いので、これらの■溝の先端がほぼ同じ面に一致
し、研磨時での不足やオーバーといった不良も低減でき
る。

【図面の簡単な説明】

第１図（ａｌないし第１図（ｊ）はこの発明の誘電体分
離基板の製造方法の一実施例の工程断面図、第２図（ａ
）ないし第２図（ｅ）は従来の誘電体分離基板の製造方
法の工程断面図、第３図は（ａ）、第３図（ハ）は従来
のホトリソ工程の欠点の説明図である。 １０１・・・Ｎ型シリコン基板、１０１ａ・・・深い■
溝、１０１ｂ・・・浅い■溝、１０２，１０７．１０９
１１１・・・酸化膜、１０３，１０８・・・凹部、１０
４・・・Ｐ型不純物層、１０５・・・単結晶シリコン、
１０６・・・多結晶シリコン、１】０・・・Ｎ型埋込層
、１１２・・・ポリシリコン、１１．３・・・高耐圧素
子部、１１４・・・低耐圧素子部。 本発明の工程断面図 第１図 本発明の工程断面図 第１ 図 ＋１２ 本発明の工程断面図 第１ 図 従来の工程断面図 第２ 図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板の第１の主表面側に被着し、所定の領
   域をパターニングした第１の絶縁膜をマスクとして、上
   記半導体基板の主表面に所望の深さの凹部を形成する工
   程と、 （ｂ）上記第１の絶縁膜をマスクとし、上記凹部の表面
   にのみ高濃度不純物層を形成した後に、上記半導体基板
   の上記凹部を含む主表面にエピタキシャル層を上記凹部
   の段差量よりも厚く形成する工程と、 （ｃ）上記エピタキシャル層の一部を研磨除去し、上記
   半導体基板の主表面を平坦にする工程と、 （ｄ）上記凹部上に形成されたエピタキシャル層上の所
   定の領域、および上記エピタキシャル層以外の領域すべ
   てに形成した第２の絶縁膜をマスクとして、上記半導体
   基板の主表面を異方性エッチングにより上記高濃度不純
   物層の所定の領域を除去する工程と、 （ｅ）上記第２の絶縁膜を除去した後、第３の絶縁膜を
   上記エピタキシャル層を含まない所定の領域に形成し、
   これをマスクとして半導体基板の主表面に異方性エッチ
   ングによりＶ溝を形成する工程と、 （ｆ）上記半導体基板の主表面に残存する絶縁膜を除去
   した後、上記Ｖ溝を含む主表面に絶縁膜を介して支持基
   体を形成し、上記半導体基板の反対側の主表面を上記Ｖ
   溝の先端が露出するまで除去する工程と、 からなる誘電体分離基板の製造方法。