JPS5846171B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5846171B2 JPS5846171B2 JP55035055A JP3505580A JPS5846171B2 JP S5846171 B2 JPS5846171 B2 JP S5846171B2 JP 55035055 A JP55035055 A JP 55035055A JP 3505580 A JP3505580 A JP 3505580A JP S5846171 B2 JPS5846171 B2 JP S5846171B2
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- JP
- Japan
- Prior art keywords
- type
- layer
- forming
- substrate
- dielectric
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に高耐圧相補
型半導体装置の製造に用いる誘電体分離基板の形成方法
に関する。
型半導体装置の製造に用いる誘電体分離基板の形成方法
に関する。
同一半導体基板内にＮＰＮ型及びＰＮＰ型素子の双方を
含む相補型半導体装置を製作するに際し、かねてより誘
電体分離法が用いられている。
含む相補型半導体装置を製作するに際し、かねてより誘
電体分離法が用いられている。
第１図は誘電体分離法を工程の順に示す要部断面図であ
って、Ｎ−型基板を用いた例を示す。
って、Ｎ−型基板を用いた例を示す。
先ず同図ａに示すように面方位１００のＮ−型シリコン
基板１の一生面の所定区域にボロン（Ｂ）のようなＰ型
不純物をイオン注入法等により選択的に導入してボロン
導入層２を形成する。
基板１の一生面の所定区域にボロン（Ｂ）のようなＰ型
不純物をイオン注入法等により選択的に導入してボロン
導入層２を形成する。
次いで同図すに示すように上記導入されたボロン（Ｂ）
を拡散させ、島状のＰ型頭域２′を形成する。
を拡散させ、島状のＰ型頭域２′を形成する。
次いで同図Ｃに示すように水酸化カリウム（ＫＯＨ）等
を用いた異方性エツチングを行なってＮ−型シリコン基
板１の主面を選択的に除去し、台地状のＰ型頭域３及び
台地状Ｎ型領域４を形成する。
を用いた異方性エツチングを行なってＮ−型シリコン基
板１の主面を選択的に除去し、台地状のＰ型頭域３及び
台地状Ｎ型領域４を形成する。
ここでエツチングする深さは除去された凹部の底面が前
記Ｐ型頭域２′の底面より深くなるようにする。
記Ｐ型頭域２′の底面より深くなるようにする。
そしてＰ型頭域３表面にボロン（Ｂ）をＮ型領域４表面
には砒素（Ａｓ）或は廃Ｐ）を選択的に拡散してＰ＋層
５及びＮ十層６を形成した後、その表面に二酸化シリコ
ン（Ｓｉ０２）層１を形成する。
には砒素（Ａｓ）或は廃Ｐ）を選択的に拡散してＰ＋層
５及びＮ十層６を形成した後、その表面に二酸化シリコ
ン（Ｓｉ０２）層１を形成する。
次いで同図ｄに示すように上記ＳｉＯ２層γ上に多結晶
シリコン層８を厚く形成する。
シリコン層８を厚く形成する。
次いでシリコン基板１の他の主面９側を研磨して除去し
、同図ｅに示すように多結晶シリコン層８表面にＳ ｓ
０２層１によりそれぞれ絶縁分離されて島状に形成さ
れたＰ型頭域３′及びＮ型領域４′が得られる。
、同図ｅに示すように多結晶シリコン層８表面にＳ ｓ
０２層１によりそれぞれ絶縁分離されて島状に形成さ
れたＰ型頭域３′及びＮ型領域４′が得られる。
なお、第１図ｅは前記同図ａ−ｄとは上下を逆にして描
いである。
いである。
このようにして得られたシリコン基板１０のＰ型頭域３
′及びＮ型領域４′にそれぞれＰＮＰ型素子及びＮＰＮ
型素子を形成して相補型半導体装置を製作するのである
が、高耐圧素子を形成するには上記Ｐ型領域３′及びＮ
型領域４′を深くしかも不純物濃度を低濃度にしなけれ
ばならない。
′及びＮ型領域４′にそれぞれＰＮＰ型素子及びＮＰＮ
型素子を形成して相補型半導体装置を製作するのである
が、高耐圧素子を形成するには上記Ｐ型領域３′及びＮ
型領域４′を深くしかも不純物濃度を低濃度にしなけれ
ばならない。
上述の例では拡散法を用いて形成するＰ型頭域３′を低
濃度、かつ深くすることが非常に困難であり、従ってか
かる従来方法は相補型高耐圧半導体装置用の誘電体分離
基板の製作には適さなかった。
濃度、かつ深くすることが非常に困難であり、従ってか
かる従来方法は相補型高耐圧半導体装置用の誘電体分離
基板の製作には適さなかった。
本発明の目的は低濃度、かつ深い島状領域を容易に形成
し得る誘電体分離基板の製造方法を提供することにある
。
し得る誘電体分離基板の製造方法を提供することにある
。
本発明の半導体装置の製造方法の特徴は、Ｐ型（または
Ｎ型）半導体基板の一生面を選択的に除去してＰ型（Ｎ
型）の台地状凸部を形成する工程と１上記−主面上にエ
ピタキシャル成長法によりＮ型（Ｐ型）の台地状凸部を
形成する工程と、上記−主面全面に誘電体層を形成する
工程と、該誘電体層上に多結晶半導体層を形成する工程
と、前記半導体基板の他の主面を研磨して前記Ｐ型及び
Ｎ型凸部の底面を露出せしめる工程とを含むことにある
。
Ｎ型）半導体基板の一生面を選択的に除去してＰ型（Ｎ
型）の台地状凸部を形成する工程と１上記−主面上にエ
ピタキシャル成長法によりＮ型（Ｐ型）の台地状凸部を
形成する工程と、上記−主面全面に誘電体層を形成する
工程と、該誘電体層上に多結晶半導体層を形成する工程
と、前記半導体基板の他の主面を研磨して前記Ｐ型及び
Ｎ型凸部の底面を露出せしめる工程とを含むことにある
。
以下本発明の一実施例を第２図により説明する。
第２図は本発明の一実施例を工程の順に示す要部断面図
であって、Ｐ型シリコン基板１を用いて誘電体分離基板
を製作する例について説明する。
であって、Ｐ型シリコン基板１を用いて誘電体分離基板
を製作する例について説明する。
同図ａにおいて１は面方位１００のＰ−型シリコン基板
であって、先ず該シリコン基板１の一生面を水酸化カリ
ウム（ＫＯＨ）等を用いた異方性エツチング液により選
択的に除去し、台地状凸部１１を形成する。
であって、先ず該シリコン基板１の一生面を水酸化カリ
ウム（ＫＯＨ）等を用いた異方性エツチング液により選
択的に除去し、台地状凸部１１を形成する。
この凸部の厚さは製作すべき半導体装置の耐圧等の緒特
性上必要な寸法とする。
性上必要な寸法とする。
次いで、この凸部１１の表面層にポロンのようなＰ型不
純物をイオン注入法により導入してＰ＋層１２を形成す
る。
純物をイオン注入法により導入してＰ＋層１２を形成す
る。
Ｐ＋層１２は凸部１２の表面にのみ形成するものが望ま
しいが、後の工程で悪影響のない場合には基板１全面ｌ
こ形成することも可能である。
しいが、後の工程で悪影響のない場合には基板１全面ｌ
こ形成することも可能である。
次いで基板１の一生面に二酸化シリコン（Ｓｉ０２）膜
１３のような第１の誘電体層を選択的に形成する。
１３のような第１の誘電体層を選択的に形成する。
このＳ ｉｏ ２膜１３にはこの後の工程でＮ型凸部を
形成すべき位置に開口１４を設ける。
形成すべき位置に開口１４を設ける。
次いで同図すに示すように上記基板１の一生面上にエピ
タキシャル成長を行なうことにより上記開口部１５にＮ
−型エピタキシャル層を成長させる。
タキシャル成長を行なうことにより上記開口部１５にＮ
−型エピタキシャル層を成長させる。
この時Ｓ ｔ ０２層１３上には第１の多結晶シリコン
層１５′が形成される。
層１５′が形成される。
次いで同図Ｃに示すように前述のＫＯＨ液を用いて異方
性エツチングを行ない、上記第１の多結晶シリコン層１
５′の全部とＮ−型エピタキシャル層１５の不要部分を
選択的に除去してＮ−型の台地状凸部１６を形成する。
性エツチングを行ない、上記第１の多結晶シリコン層１
５′の全部とＮ−型エピタキシャル層１５の不要部分を
選択的に除去してＮ−型の台地状凸部１６を形成する。
この凸部１６の厚さを所望の寸法とするには上述のエピ
タキシャル層１５の厚さを制御すればよい。
タキシャル層１５の厚さを制御すればよい。
次いで凸部１６の表面層に砒素（Ａｓ）や廃り等のＮ型
不純物を導入してＮ＋層１Ｔを形成し、更に凸部１６表
面を酸化してＳｉＯ２膜１８を被着する等の方法により
第２の誘電体層１８を形成する。
不純物を導入してＮ＋層１Ｔを形成し、更に凸部１６表
面を酸化してＳｉＯ２膜１８を被着する等の方法により
第２の誘電体層１８を形成する。
なお、この際前述の第１のＳ ｒ ０２膜１３を一旦全
部除去した後基板１の一生面金面に第２のＳ ｉｏ ２
膜１８を形成してもよい。
部除去した後基板１の一生面金面に第２のＳ ｉｏ ２
膜１８を形成してもよい。
次いで同図ｄに示すように上記第２のＳｉＯ２膜１８上
に第２の多結晶シリコン層１９を成長せしめる。
に第２の多結晶シリコン層１９を成長せしめる。
しかる後、前記基板の他の主面（基板の背面）を研磨法
により除去して第２の多結晶シリコン層１９中に突出せ
るＰ型及びＮ型の凸部１１及び１６の底面を露出させる
。
により除去して第２の多結晶シリコン層１９中に突出せ
るＰ型及びＮ型の凸部１１及び１６の底面を露出させる
。
なお、同図ｅはａ ”−ｄとは上下を反対にして描いで
ある。
ある。
このようにして互いに誘電体層により分離されたＰ−型
及びＮ−型の島状領域１１′及び１６′を多結晶シリコ
ン層１８の中に表面を露出させて具備する誘電体分離基
板１０が得られる。
及びＮ−型の島状領域１１′及び１６′を多結晶シリコ
ン層１８の中に表面を露出させて具備する誘電体分離基
板１０が得られる。
以上の説明で既に明らかなごとくＰ−型及びＮ−型島状
領域１１′及び１６′は不純物濃度及び厚さを所望の値
に制御することができる。
領域１１′及び１６′は不純物濃度及び厚さを所望の値
に制御することができる。
即ち、不純物濃度はＰ−型シリコン基板１及びＮ−型エ
ピタキシャル層１５の不純物濃度を制御することにより
、また厚さは第１図ａにより説明したＰ−型凸部１１の
厚さ、即ち異方性エツチング量、同図す。
ピタキシャル層１５の不純物濃度を制御することにより
、また厚さは第１図ａにより説明したＰ−型凸部１１の
厚さ、即ち異方性エツチング量、同図す。
Ｃにより説明したＮ−型エピタキシャル層１５の厚さと
Ｎ−型凸部１６の厚さ、更に同図ｅにより説明した基板
１の背面の研磨量等を制御することにより、それぞれ独
立に決定することが可能である。
Ｎ−型凸部１６の厚さ、更に同図ｅにより説明した基板
１の背面の研磨量等を制御することにより、それぞれ独
立に決定することが可能である。
上記説明中Ｐ型とＮ型をすべて反対にして本発明を実施
し得ることは容易に理解されよう。
し得ることは容易に理解されよう。
また第１及び第２の誘電体層１３，１８はＳ ｉｏ ２
膜に限定されるものではなく、通常用いられるいかなる
誘電体であってもよい。
膜に限定されるものではなく、通常用いられるいかなる
誘電体であってもよい。
以上説明したごとく本発明により得られた誘電体分離基
板は所望の不純物濃度、厚さを有するＰ型及びＮ型島状
領域を有するので、高耐圧相補型半導体装置の製作が可
能となる。
板は所望の不純物濃度、厚さを有するＰ型及びＮ型島状
領域を有するので、高耐圧相補型半導体装置の製作が可
能となる。
第１図は従来の誘電体分離基板の製造方法の説明に供す
る要部断面図、第２図は本発明の要部である改良された
誘電体分離基板の製造方法の一実施例を示す要部断面図
である。 １・・・・・・導電型を有する半導体基板、１０・・・
・・・誘電体分離基板、１１・・・・・・一導電型凸部
、１２・・・・・・一導電型不純物導入層、１３．１８
・・・・・・第１及び第２の誘電体層、１４・・・・・
・開口部、１５・・・・・・逆電電型エピタキシャル成
長層、１６・・・・・・逆導電型凸部、１７・・・・・
・逆導電型不純物導入層、１９・・・・・・第２の多結
晶半導体装置
る要部断面図、第２図は本発明の要部である改良された
誘電体分離基板の製造方法の一実施例を示す要部断面図
である。 １・・・・・・導電型を有する半導体基板、１０・・・
・・・誘電体分離基板、１１・・・・・・一導電型凸部
、１２・・・・・・一導電型不純物導入層、１３．１８
・・・・・・第１及び第２の誘電体層、１４・・・・・
・開口部、１５・・・・・・逆電電型エピタキシャル成
長層、１６・・・・・・逆導電型凸部、１７・・・・・
・逆導電型不純物導入層、１９・・・・・・第２の多結
晶半導体装置
Claims (1)
- １ 誘電体層により他の領域と絶縁分離されたト型及び
Ｐ型島状領域を具備する誘電分離基板の本件に際し、Ｐ
型（またはＮ型）半導体基板の一１面を選択的に除去し
てＰ型（Ｎ型）島状領域形が部にＰ型（Ｎ型）台地状凸
部を形成する工程と、該凸部表面を含む半導体基板の一
生面にＮ型（Ｐ型）島状領域形成部を開口部とする第１
の誘電付層を形成する工程と、該−主面上にＮ型（Ｐ型
）半導体層の成長を行なって前記番１の誘電体層Ｃ開口
部にＮ型（Ｐ型）単結晶層及び前記第１の誘電体層上に
第１の多結晶半導体層を形成する工程と、該第１の多結
晶半導体層を除去し前記Ｎ型（Ｐ型）単結晶層を台地状
凸部に形成する工程と該Ｎ型（Ｐ型）凸部表面を含む半
導体基板の一生両全面に第２の誘電体層を形成する工程
と、該第２の誘電体層上に第２の多結晶半導体層を形成
する工程と前記半導体基板の他の主面を研磨して前記第
２の多結晶半導体層中に突出せるＰ型及びＮ型台地状凸
部の底面を露出せしめる工程とにより誘電体分離基板を
形成する工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55035055A JPS5846171B2 (ja) | 1980-03-19 | 1980-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55035055A JPS5846171B2 (ja) | 1980-03-19 | 1980-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56131941A JPS56131941A (en) | 1981-10-15 |
| JPS5846171B2 true JPS5846171B2 (ja) | 1983-10-14 |
Family
ID=12431340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55035055A Expired JPS5846171B2 (ja) | 1980-03-19 | 1980-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846171B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56144552A (en) * | 1980-04-14 | 1981-11-10 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor substrate |
| JPS58197741A (ja) * | 1982-04-23 | 1983-11-17 | Toko Inc | 半導体集積回路の製造方法 |
| JPS58197739A (ja) * | 1982-04-23 | 1983-11-17 | Jido Keisoku Gijutsu Kenkiyuukumiai | 半導体集積回路用基板の製造方法 |
| JPH11195712A (ja) * | 1997-11-05 | 1999-07-21 | Denso Corp | 半導体装置およびその製造方法 |
-
1980
- 1980-03-19 JP JP55035055A patent/JPS5846171B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56131941A (en) | 1981-10-15 |
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