JPH0426140B2 - - Google Patents
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- Publication number
- JPH0426140B2 JPH0426140B2 JP59182682A JP18268284A JPH0426140B2 JP H0426140 B2 JPH0426140 B2 JP H0426140B2 JP 59182682 A JP59182682 A JP 59182682A JP 18268284 A JP18268284 A JP 18268284A JP H0426140 B2 JPH0426140 B2 JP H0426140B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- tracer
- signal
- address register
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に内蔵される状態履歴記
憶装置（以下トレーサと称す）に関するもので、
特に、該トレーサの書込制御部分のインターリー
ブ方式に関するものである。
憶装置（以下トレーサと称す）に関するもので、
特に、該トレーサの書込制御部分のインターリー
ブ方式に関するものである。
従来、トレーサの書込制御部分のインターリー
ブ方式では、第１図及び第２図に示すように、演
算回路１と主アドレスレジスタ２とでアドレスカ
ウンタが構成される。主アドレスレジスタ２の下
位アドレス信号２２，２３（第２図ｃ及びｂ参
照）がアドレスデコーダ３によつてデコードされ
る。それぞれのデコード信号２４〜２７と、停止
条件回路４の停止条件信号２８との論理積（負論
理）が論理積ゲートAND１〜AND４によりとら
れる。論理積ゲートAND１〜AND４の出力信号
は、イネーブル信号２９〜３２（第２図ｄ〜ｇ参
照）として、アドレスレジスタ５〜８とデータレ
ジスタ９〜１２ホールドに使われる。また、イネ
ーブル信号２９〜３２は、ライトパルス発生回路
１３〜１６を起動してライトパルス３７〜４０を
発生する。そのため、下位番地からトレーサメモ
リ１７〜２０順にインターリーブ方式で、トレー
スデータ４１が書込まれる。
ブ方式では、第１図及び第２図に示すように、演
算回路１と主アドレスレジスタ２とでアドレスカ
ウンタが構成される。主アドレスレジスタ２の下
位アドレス信号２２，２３（第２図ｃ及びｂ参
照）がアドレスデコーダ３によつてデコードされ
る。それぞれのデコード信号２４〜２７と、停止
条件回路４の停止条件信号２８との論理積（負論
理）が論理積ゲートAND１〜AND４によりとら
れる。論理積ゲートAND１〜AND４の出力信号
は、イネーブル信号２９〜３２（第２図ｄ〜ｇ参
照）として、アドレスレジスタ５〜８とデータレ
ジスタ９〜１２ホールドに使われる。また、イネ
ーブル信号２９〜３２は、ライトパルス発生回路
１３〜１６を起動してライトパルス３７〜４０を
発生する。そのため、下位番地からトレーサメモ
リ１７〜２０順にインターリーブ方式で、トレー
スデータ４１が書込まれる。
このように、この種のトレーサは、主アドレス
レジスタ２→アドレスデコーダ３→論理積ゲート
AND１〜AND４→アドレスレジスタ５〜８（又
はデータレジスタ９〜１２）のパスによつてクロ
ツク周期が決定される。したがつて、インターリ
ーブ数が増えるに従つて、アドレスデコーダ３の
遅延時間が大きくなるため、クロツク周期を小さ
くできないという欠点があつた。
レジスタ２→アドレスデコーダ３→論理積ゲート
AND１〜AND４→アドレスレジスタ５〜８（又
はデータレジスタ９〜１２）のパスによつてクロ
ツク周期が決定される。したがつて、インターリ
ーブ数が増えるに従つて、アドレスデコーダ３の
遅延時間が大きくなるため、クロツク周期を小さ
くできないという欠点があつた。
本発明の目的は、アドレスカウンタを構成する
演算回路及び第１のアドレスレジスタにおける該
第１のアドレスレジスタの出力を、第１番目のト
レーサメモリの書込制御に使うようにし、該第１
のアドレスレジスタを含めてインターリーブ数に
相当する複数個数のアドレスレジスタをシリアル
に接続し、前記複数個数のアドレスレジスタの
各々に、前記複数個数のトレーサメモリの各々の
アドレスでない下位ビツト信号を追加し、それぞ
れの下位ビツト信号と停止条件回路からの停止条
件信号との論理積を、前記複数個数のデータレジ
スタの各々と前記複数個数のライトパルス発生回
路の各々のセツト信号として使用して、前記トレ
ーサメモリの各々を制御することにより、上記欠
点を解決し、クロツク周期を小さくできるように
した状態履歴記憶装置を提供することにある。
演算回路及び第１のアドレスレジスタにおける該
第１のアドレスレジスタの出力を、第１番目のト
レーサメモリの書込制御に使うようにし、該第１
のアドレスレジスタを含めてインターリーブ数に
相当する複数個数のアドレスレジスタをシリアル
に接続し、前記複数個数のアドレスレジスタの
各々に、前記複数個数のトレーサメモリの各々の
アドレスでない下位ビツト信号を追加し、それぞ
れの下位ビツト信号と停止条件回路からの停止条
件信号との論理積を、前記複数個数のデータレジ
スタの各々と前記複数個数のライトパルス発生回
路の各々のセツト信号として使用して、前記トレ
ーサメモリの各々を制御することにより、上記欠
点を解決し、クロツク周期を小さくできるように
した状態履歴記憶装置を提供することにある。
本発明によれば、情報処理装置に内蔵され、該
情報処理装置の動作状態の履歴を記憶する状態履
歴記憶装置に於いて、アドレスカウンタを構成す
るための演算回路及び第１のアドレスレジスタを
持ち、該第１のアドレスレジスタの出力を、イン
タリーブ数に相当する複数個のトレーサメモリの
うち、第１番目のトレーサメモリの書込制御に使
うようにし、該第１のアドレスレジスタを含めて
前記複数個数のアドレスレジスタをシリアルに接
続し、各アドレスレジスタに、各トレーサメモリ
のアドレスでない下位ビツト信号を追加し、それ
ぞれの下位ビツト信号と停止条件回路からの停止
条件信号との論理積を、前記複数個数のデータレ
ジスタの各々と前記複数個数のライトパルス発生
回路の各々のセツト信号として、前記トレーサメ
モリの各々を制御することを特徴とする状態履歴
記憶装置が得られる。
情報処理装置の動作状態の履歴を記憶する状態履
歴記憶装置に於いて、アドレスカウンタを構成す
るための演算回路及び第１のアドレスレジスタを
持ち、該第１のアドレスレジスタの出力を、イン
タリーブ数に相当する複数個のトレーサメモリの
うち、第１番目のトレーサメモリの書込制御に使
うようにし、該第１のアドレスレジスタを含めて
前記複数個数のアドレスレジスタをシリアルに接
続し、各アドレスレジスタに、各トレーサメモリ
のアドレスでない下位ビツト信号を追加し、それ
ぞれの下位ビツト信号と停止条件回路からの停止
条件信号との論理積を、前記複数個数のデータレ
ジスタの各々と前記複数個数のライトパルス発生
回路の各々のセツト信号として、前記トレーサメ
モリの各々を制御することを特徴とする状態履歴
記憶装置が得られる。
次に本発明の実施例を第３図及び第４図を参照
して詳細に説明する。
して詳細に説明する。
一般にトレーサ（状態履歴記憶装置）のクロツ
ク周期を小さくしていくと、トレーサメモリのラ
イトパルス幅を満足しなくなる。このクロツク周
期Ｔは、アドレスレジスタ又はデータレジスタか
らトレーサメモリまでの最大遅延時間をtnax、ラ
イトパルス幅をtw、データレジスタ又はアドレス
レジスタからトレーサメモリまでの最小遅延時間
をtnioとすると、 Ｔ≧tnax＋tw−tnio によつて決定される。これを満足させるために、
インターリーブ方式を採用し、インターリーブの
数だけアドレスレジスタ、データレジスタ、トレ
ーサメモリ、及びライトパルス発生回路を必要と
する。本発明のインターリーブ方式の書込動作は
次の通りである。なお、、第４図の波形は負論理
に基いて描かれており、以下の説明も負論理に基
いて行われる。
ク周期を小さくしていくと、トレーサメモリのラ
イトパルス幅を満足しなくなる。このクロツク周
期Ｔは、アドレスレジスタ又はデータレジスタか
らトレーサメモリまでの最大遅延時間をtnax、ラ
イトパルス幅をtw、データレジスタ又はアドレス
レジスタからトレーサメモリまでの最小遅延時間
をtnioとすると、 Ｔ≧tnax＋tw−tnio によつて決定される。これを満足させるために、
インターリーブ方式を採用し、インターリーブの
数だけアドレスレジスタ、データレジスタ、トレ
ーサメモリ、及びライトパルス発生回路を必要と
する。本発明のインターリーブ方式の書込動作は
次の通りである。なお、、第４図の波形は負論理
に基いて描かれており、以下の説明も負論理に基
いて行われる。
トレーサメモリ１７のアドレス指定は、アドレ
スレジスタ５′を介して行なわれ、アドレスレジ
スタ５′の下位２ビツトを除くアドレスデータ３
３（第４図ｅのハイレベル部分）がトレーサメモ
リ１７に送られる。停止条件回路４からの停止条
件信号２８が“０”でなければ、アドレスレジス
タ５′はクロツク毎にカウントアツプする。トレ
ーサメモリ１７へのデータ書込みはトレースデー
タ４１がデータレジスタ９を介して書込まれるこ
とによつて行なわれる。アドレスレジスタ５′の
下位２ビツトが“00”で（第４図ｂ及びｃにおい
て、下位アドレス信号４７，４６が“11”）かつ
停止条件信号２８が“１”の場合に、論理積ゲー
トAND１の出力信号であるイネーブル信号５４
（第４図ｄ参照）が“１”になるため、データレ
ジスタ９は更新される。下位アドレス信号４６，
４７の論理積は４クロツク毎に“１”になるた
め、データレジスタ９を４クロツク毎に更新され
る。また、トレーサメモリ１７のライトパルス３
７は、ライトパルス発生回路１３を介して入力さ
れる。ライトパルス発生回路１３の起動は、デー
タレジスタ９と同じ条件で、イネーブル信号５４
が“１”のとき行なわれる。よつて、ライトパル
ス３７（第４図ｆ）のハイレベル部分）も４クロ
ツク毎に発生する。したがつて、第４図ｂ〜ｆに
示す如く、下位番地から順番に４クロツク間隔で
トレースデータ４１がトレーサメモリ１７に書込
まれる。
スレジスタ５′を介して行なわれ、アドレスレジ
スタ５′の下位２ビツトを除くアドレスデータ３
３（第４図ｅのハイレベル部分）がトレーサメモ
リ１７に送られる。停止条件回路４からの停止条
件信号２８が“０”でなければ、アドレスレジス
タ５′はクロツク毎にカウントアツプする。トレ
ーサメモリ１７へのデータ書込みはトレースデー
タ４１がデータレジスタ９を介して書込まれるこ
とによつて行なわれる。アドレスレジスタ５′の
下位２ビツトが“00”で（第４図ｂ及びｃにおい
て、下位アドレス信号４７，４６が“11”）かつ
停止条件信号２８が“１”の場合に、論理積ゲー
トAND１の出力信号であるイネーブル信号５４
（第４図ｄ参照）が“１”になるため、データレ
ジスタ９は更新される。下位アドレス信号４６，
４７の論理積は４クロツク毎に“１”になるた
め、データレジスタ９を４クロツク毎に更新され
る。また、トレーサメモリ１７のライトパルス３
７は、ライトパルス発生回路１３を介して入力さ
れる。ライトパルス発生回路１３の起動は、デー
タレジスタ９と同じ条件で、イネーブル信号５４
が“１”のとき行なわれる。よつて、ライトパル
ス３７（第４図ｆ）のハイレベル部分）も４クロ
ツク毎に発生する。したがつて、第４図ｂ〜ｆに
示す如く、下位番地から順番に４クロツク間隔で
トレースデータ４１がトレーサメモリ１７に書込
まれる。
次にトレーサメモリ１８のアドレス指定は、ア
ドレスレジスタ６′を介して行なわれ、アドレス
レジスタ６′の下位２ビツトを除くアドレスデー
タ３４（第４図ｊのハイレベル部分）がトレーサ
メモリ１８へ送られる。停止条件信号２８が
“０”でなければ、アドレスレジスタ５′の出力が
クロツク毎にアドレスレジスタ６′にセツトされ
る。トレーサメモリ１８へのデータ書込みはトレ
ースデータ４１がデータレジスタ１０を介して書
込まれることによつて行なわれる。アドレスレジ
スタ６′の下位２ビツトが“00”で（第４図ｇ及
びｈにおいて、下位アドレス信号４９，４８が
“11”）、かつ停止条件信号２８が“１”の場合に
論理積ゲートAND2の出力信号であるイネーブル
信号５５（第４図ｉ参照）が“１”になるためデ
ータレジスタ１０は更新される。下位アドレス信
号４８，４９の論理積は４クロツク毎に“１”に
なるため、データレジスタ１０も４クロツク毎に
更新される。また、トレーサメモリ１８のライト
パルス３８は、ライトパルス発生回路１４を介し
て入力される。ライトパルス発生回路１４の起動
は、データレジスタ１０と同じ条件で、イネーブ
ル信号５５が“１”のとき行なわれる。よつて、
ライトパルス３８（第４図ｋのハイレベル部分）
も４クロツク毎に発生する。したがつて、第４図
ｇ〜ｋに示すように、トレーサメモリ１７のタイ
ミングより、１クロツク遅れて下位番地から４ク
ロツク間隔でトレースデータ４１がトレーサメモ
リ１８に書込まれる。
ドレスレジスタ６′を介して行なわれ、アドレス
レジスタ６′の下位２ビツトを除くアドレスデー
タ３４（第４図ｊのハイレベル部分）がトレーサ
メモリ１８へ送られる。停止条件信号２８が
“０”でなければ、アドレスレジスタ５′の出力が
クロツク毎にアドレスレジスタ６′にセツトされ
る。トレーサメモリ１８へのデータ書込みはトレ
ースデータ４１がデータレジスタ１０を介して書
込まれることによつて行なわれる。アドレスレジ
スタ６′の下位２ビツトが“00”で（第４図ｇ及
びｈにおいて、下位アドレス信号４９，４８が
“11”）、かつ停止条件信号２８が“１”の場合に
論理積ゲートAND2の出力信号であるイネーブル
信号５５（第４図ｉ参照）が“１”になるためデ
ータレジスタ１０は更新される。下位アドレス信
号４８，４９の論理積は４クロツク毎に“１”に
なるため、データレジスタ１０も４クロツク毎に
更新される。また、トレーサメモリ１８のライト
パルス３８は、ライトパルス発生回路１４を介し
て入力される。ライトパルス発生回路１４の起動
は、データレジスタ１０と同じ条件で、イネーブ
ル信号５５が“１”のとき行なわれる。よつて、
ライトパルス３８（第４図ｋのハイレベル部分）
も４クロツク毎に発生する。したがつて、第４図
ｇ〜ｋに示すように、トレーサメモリ１７のタイ
ミングより、１クロツク遅れて下位番地から４ク
ロツク間隔でトレースデータ４１がトレーサメモ
リ１８に書込まれる。
以下、同様にトレーサメモリ１８のタイミング
より１クロツク遅れて下位番地から４クロツク間
隔でトレースデータ４１がトレーサメモリ１９に
書込まれ、またトレーサメモリ１９のタイミング
より１クロツク遅れて下位番地から４クロツク間
隔でトレースデータ４１がトレーサメモリ２０に
書込まれる。
より１クロツク遅れて下位番地から４クロツク間
隔でトレースデータ４１がトレーサメモリ１９に
書込まれ、またトレーサメモリ１９のタイミング
より１クロツク遅れて下位番地から４クロツク間
隔でトレースデータ４１がトレーサメモリ２０に
書込まれる。
〔発明の効果〕
本発明は以上説明したように、インターリーブ
方式のトレーサ（状態履歴記憶装置）に於いて、
インターリーブの数に相当するアドレスレジスタ
をシリアルに接続し、各アドレスレジスタにトレ
ーサメモリのアドレスでない下位ビツト信号を追
加し、本下位ビツト信号の倫理積をデータレジス
タとライトパルス発生回路のセツト信号にするこ
とによつて、トレーサの書込動作を高速にできる
という効果がある。
方式のトレーサ（状態履歴記憶装置）に於いて、
インターリーブの数に相当するアドレスレジスタ
をシリアルに接続し、各アドレスレジスタにトレ
ーサメモリのアドレスでない下位ビツト信号を追
加し、本下位ビツト信号の倫理積をデータレジス
タとライトパルス発生回路のセツト信号にするこ
とによつて、トレーサの書込動作を高速にできる
という効果がある。
第１図は従来のトレーサのブロツク図、第２図
は第１図のトレーサのタイミングチヤート図、第
３図は本発明の一実施例によるトレーサのブロツ
ク図、第４図は第３図のトレーサのタイミングチ
ヤート図である。 １……演算回路、２……主アドレスレジスタ、
３……アドレスデコーダ、４……停止条件回路、
５〜８，５′〜８′……アドレスレジスタ、９〜１
２……データレジスタ、１３〜１６……ライトパ
ルス発生回路、１７〜２０……トレーサメモリ、
２１……主アドレス信号、２２，２３，４６〜５
３……下位アドレス信号、２４〜２７……デコー
ド信号、２８……停止条件信号、２９〜３２，５
４〜５７……イネーブル信号、３３〜３６……ア
ドレスデータ、３７〜４０……ライトパルス、４
１〜４５……トレースデータ。
は第１図のトレーサのタイミングチヤート図、第
３図は本発明の一実施例によるトレーサのブロツ
ク図、第４図は第３図のトレーサのタイミングチ
ヤート図である。 １……演算回路、２……主アドレスレジスタ、
３……アドレスデコーダ、４……停止条件回路、
５〜８，５′〜８′……アドレスレジスタ、９〜１
２……データレジスタ、１３〜１６……ライトパ
ルス発生回路、１７〜２０……トレーサメモリ、
２１……主アドレス信号、２２，２３，４６〜５
３……下位アドレス信号、２４〜２７……デコー
ド信号、２８……停止条件信号、２９〜３２，５
４〜５７……イネーブル信号、３３〜３６……ア
ドレスデータ、３７〜４０……ライトパルス、４
１〜４５……トレースデータ。
Claims (1)
- １ 情報処理装置に内蔵され、該情報処理装置の
動作状態の履歴を記憶する状態履歴記憶装置に於
いて、アドレスカウンタを構成するための演算回
路及び第１のアドレスレジスタを持ち、該第１の
アドレスレジスタの出力を、インタリーブ数に相
当する複数個数のトレーサメモリのうち、第１番
目のトレーサメモリの書込制御に使うようにし、
該第１のアドレスレジスタを含めて前記複数個数
のアドレスレジスタをシリアルに接続し、各アド
レスレジスタに、各トレーサメモリのアドレスで
ない下位ビツト信号を追加し、それぞれの下位ビ
ツト信号と停止条件回路からの停止条件信号との
論理積を、前記複数個数のデータレジスタの各々
と前記複数個数のライトパルス発生回路の各々の
セツト信号として使用して、前記トレーサメモリ
の各々を制御することを特徴とする状態履歴記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182682A JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182682A JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162145A JPS6162145A (ja) | 1986-03-31 |
| JPH0426140B2 true JPH0426140B2 (ja) | 1992-05-06 |
Family
ID=16122589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182682A Granted JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162145A (ja) |
-
1984
- 1984-09-03 JP JP59182682A patent/JPS6162145A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6162145A (ja) | 1986-03-31 |
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