JPH0426199A - 多層基板の実装構造 - Google Patents
多層基板の実装構造Info
- Publication number
- JPH0426199A JPH0426199A JP2130310A JP13031090A JPH0426199A JP H0426199 A JPH0426199 A JP H0426199A JP 2130310 A JP2130310 A JP 2130310A JP 13031090 A JP13031090 A JP 13031090A JP H0426199 A JPH0426199 A JP H0426199A
- Authority
- JP
- Japan
- Prior art keywords
- multilayer board
- flip
- component
- via hole
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多層基板の実装構造に関し、特に多層基板の
外部表面にフリップチップ構造のＩＣ部品をフェイスダ
ウン装着してなる多層基板の実装構造に関するものであ
る。
外部表面にフリップチップ構造のＩＣ部品をフェイスダ
ウン装着してなる多層基板の実装構造に関するものであ
る。
〔従来の技術ｌ
ＩＣ−ＬＳＩ素子から端子を引き出す方法は、ワイヤボ
ンディング、テープキャリヤ及びフリップチップに大別
されるが、そのうちフリップチップはフェイスダウン装
着されるため、素子全面から端子を取出すことができ、
素子の多端子化に対応でき、かつ、基板上の実装密度を
高めることができる。
ンディング、テープキャリヤ及びフリップチップに大別
されるが、そのうちフリップチップはフェイスダウン装
着されるため、素子全面から端子を取出すことができ、
素子の多端子化に対応でき、かつ、基板上の実装密度を
高めることができる。
従来、多層基板へのフリップチップ実装構造は、図−３
に示すように、多層基板１４の外部表面にヴァイアホー
ル１５と接続する外部配線１１を印刷し、更にオーバー
コート１２を塗布し、フリップチップ構造のＩＣ部品ｌ
の端子の半田バンブ３に対応する基板上のボンディング
箇所でオーバーコート１２に窓開けし、露出した外部配
線部に金メツキ１３を施した後、その上に半田バンブ１
８を形成させ、フリップチップ構造のＩＣ部品ｌをフェ
イスダウン載置して両者の半田バンブ３と１８とを接触
させ、加熱して半田を溶融接合して得られた構造であっ
た。
に示すように、多層基板１４の外部表面にヴァイアホー
ル１５と接続する外部配線１１を印刷し、更にオーバー
コート１２を塗布し、フリップチップ構造のＩＣ部品ｌ
の端子の半田バンブ３に対応する基板上のボンディング
箇所でオーバーコート１２に窓開けし、露出した外部配
線部に金メツキ１３を施した後、その上に半田バンブ１
８を形成させ、フリップチップ構造のＩＣ部品ｌをフェ
イスダウン載置して両者の半田バンブ３と１８とを接触
させ、加熱して半田を溶融接合して得られた構造であっ
た。
［発明が解決しようとする課題］
前記したように、このようなフリップチップボンディン
グは、多端子化に対応でき、かつ、素子の実装密度を高
めることが可能であると共に、その接合プロセスもテー
プキャリヤに比較すれば簡単であるが、それでもオーバ
ーコートの塗布やその窓開け、半田バンブ形成のための
メツキ処理等の工程が必要であり、これらの工程の簡略
化が課題であった。
グは、多端子化に対応でき、かつ、素子の実装密度を高
めることが可能であると共に、その接合プロセスもテー
プキャリヤに比較すれば簡単であるが、それでもオーバ
ーコートの塗布やその窓開け、半田バンブ形成のための
メツキ処理等の工程が必要であり、これらの工程の簡略
化が課題であった。
従来、多層基板のヴァイアホール抜き用のパンチャー径
は２５０〜３００μｌあり、そのためヴァイアホールの
最小ピッチは５００〜６００１ｍ＋が限度であるのに対
し、搭載フリップチップ素子のボンディングピッチは２
００〜３００ ｕｔｎであった。そのため、フリップチ
ップ素子の接点に合わせて基板上にボンディングのため
の接点を設けるには、基板上の対応位置まで配線形成す
る必要があり、がっ、半田の流れによる短絡を防止する
ためのオーバーコート塗布及び素子の接点位置に合わせ
てのオーバーコートの窓開けを必要としていた。
は２５０〜３００μｌあり、そのためヴァイアホールの
最小ピッチは５００〜６００１ｍ＋が限度であるのに対
し、搭載フリップチップ素子のボンディングピッチは２
００〜３００ ｕｔｎであった。そのため、フリップチ
ップ素子の接点に合わせて基板上にボンディングのため
の接点を設けるには、基板上の対応位置まで配線形成す
る必要があり、がっ、半田の流れによる短絡を防止する
ためのオーバーコート塗布及び素子の接点位置に合わせ
てのオーバーコートの窓開けを必要としていた。
［課題を解決するための手段〕
最近、ヴァイアホール抜き用パンチャーとして、径が６
０〜１００μｍのものが使用されてきており、これによ
ってヴァイアホールのピッチを１２０〜２００μｍまで
近接することが可能になった０本発明はこれに対応して
、従来のオーバーコート及びその窓開は工程を省略し、
ヴァイアホール端部に直接フリップチップボンディング
した実装構造を提供するものである。
０〜１００μｍのものが使用されてきており、これによ
ってヴァイアホールのピッチを１２０〜２００μｍまで
近接することが可能になった０本発明はこれに対応して
、従来のオーバーコート及びその窓開は工程を省略し、
ヴァイアホール端部に直接フリップチップボンディング
した実装構造を提供するものである。
すなわち、本発明は、多層基板の外部表面にフリップチ
ップ構造のＩＣ部品をフェイスダウン装着してなる多層
基板の実装構造において、ＩＣ部品が多層基板表面のヴ
ァイアホール充填金属層に直接フリップチップボンディ
ングされていることを特徴とする多層基板の実装構造で
ある。
ップ構造のＩＣ部品をフェイスダウン装着してなる多層
基板の実装構造において、ＩＣ部品が多層基板表面のヴ
ァイアホール充填金属層に直接フリップチップボンディ
ングされていることを特徴とする多層基板の実装構造で
ある。
図−１は本発明の実装構造を示す断面図で。
フェイスタウン載置されるＩＣ部品１の半田バンブ３と
多層基板４の内部配線７から導かれたヴァイアホール５
の基板表面に露出したヴァイアホール充填金属６の端部
６゛とが接触する前の状態を示す。
多層基板４の内部配線７から導かれたヴァイアホール５
の基板表面に露出したヴァイアホール充填金属６の端部
６゛とが接触する前の状態を示す。
本発明の実装構造は１図＝１の相互に対応するヴァイア
ホール充填金属端部６゛とＩＣ部品の半田バンブ３とが
加熱により融着した構造である。
ホール充填金属端部６゛とＩＣ部品の半田バンブ３とが
加熱により融着した構造である。
また充填金属は、銀、銀−パラジウム、銀−白金、銅、
金などを使用することができる。
金などを使用することができる。
ヴァイアホール充填金属端部６゛には、更に充填金属の
土に他の金属２錫、金、半田等をメツキ、デイツプ等に
より形成してもよい、すなわち、ヴァイアホール端部６
′は、そのままでもＩＣ部品の半田バンブ３と融着によ
り接続が行われるが、例えば錫メツキを施すことにより
、チップ側の半田バンブ３と接触溶融する際、接触部で
半田の融点が低下し、溶融が確実に行われる。
土に他の金属２錫、金、半田等をメツキ、デイツプ等に
より形成してもよい、すなわち、ヴァイアホール端部６
′は、そのままでもＩＣ部品の半田バンブ３と融着によ
り接続が行われるが、例えば錫メツキを施すことにより
、チップ側の半田バンブ３と接触溶融する際、接触部で
半田の融点が低下し、溶融が確実に行われる。
また、ヴァイアホール充填金属端部６°に予め半田デイ
ツプをしてもよい。
ツプをしてもよい。
本発明の実装構造においては、基板表面のヴァイアホー
ル端部の位置は、搭載される部品の接点位置に合わせて
設計される。ただし、多層基板においては、内部配線及
びそれから外部へ導くヴァイアホールの穿孔及び導体金
属の充填は、基板の積層前のグリーンシートに対して行
われ、積層後の焼成によって基板の収縮により接点位置
が変化するので、設計に際しては基板の収縮率許容範囲
を、例えばセラミックグリーンシートにおいては±０．
３％以下程度におくことが必要である。
ル端部の位置は、搭載される部品の接点位置に合わせて
設計される。ただし、多層基板においては、内部配線及
びそれから外部へ導くヴァイアホールの穿孔及び導体金
属の充填は、基板の積層前のグリーンシートに対して行
われ、積層後の焼成によって基板の収縮により接点位置
が変化するので、設計に際しては基板の収縮率許容範囲
を、例えばセラミックグリーンシートにおいては±０．
３％以下程度におくことが必要である。
多層基板の焼成の際の収縮は、ヴァイアホールに充填さ
れた導体金属１例えば銀の収縮より一般に大きいので、
焼成された多層基板においてはヴァイアホールの端部は
基板表面に盛り上がっており、特に半田バンブを設けな
くても容易にフリップチップボンディングが可能となる
。
れた導体金属１例えば銀の収縮より一般に大きいので、
焼成された多層基板においてはヴァイアホールの端部は
基板表面に盛り上がっており、特に半田バンブを設けな
くても容易にフリップチップボンディングが可能となる
。
〔実施例］
本発明の実施例を図面に基づいて詳述する。
図−２は、本発明の実装構造を実現するための製造途中
の断面図である。フリップチップＩＣ搭載側（最外層）
のグリーンシート２０は厚さ １５０ｕＩｌで、 １０
０ ｐｍ径のヴァイアホール５と銀ペーストを用いた充
填金属６及び同様に銀ペーストを用いた内部配線７が形
成されている。この最外層に積層される内層のグリーン
シー１−２１は、厚さ １５０ｕｚで、 ｌＯｈｍ径の
ヴァイアホール５とダミーヴァイアホール１９、銀ペー
ストを用いた充填金属６及び同様に銀ペーストを用いた
内部配置１７が形成されている。ダミーヴァイアホール
１９は、焼成後のヴァイアホールの盛り上がり高さを一
様にするのに必要である。
の断面図である。フリップチップＩＣ搭載側（最外層）
のグリーンシート２０は厚さ １５０ｕＩｌで、 １０
０ ｐｍ径のヴァイアホール５と銀ペーストを用いた充
填金属６及び同様に銀ペーストを用いた内部配線７が形
成されている。この最外層に積層される内層のグリーン
シー１−２１は、厚さ １５０ｕｚで、 ｌＯｈｍ径の
ヴァイアホール５とダミーヴァイアホール１９、銀ペー
ストを用いた充填金属６及び同様に銀ペーストを用いた
内部配置１７が形成されている。ダミーヴァイアホール
１９は、焼成後のヴァイアホールの盛り上がり高さを一
様にするのに必要である。
他の内層は、図示を省略した。
これら各層のグリーンシートを位置合わせして積層し、
プレスした後、グリーンシートの一構成物であるバイン
ダーを焼き飛ばし、次いで焼成することにより図−１の
多層基板４を得た。
プレスした後、グリーンシートの一構成物であるバイン
ダーを焼き飛ばし、次いで焼成することにより図−１の
多層基板４を得た。
グリーンシート２０．２１は、ガラス・セラミックス系
で焼成による収縮率が１４％のグリーンシートを使用し
、充填金属６は焼成による収縮率が１０％の銀ペースト
を用いた。その場合、ヴァイアホール充填金属６の端部
６゛における盛り上がり高さは１５Ｈであった。
で焼成による収縮率が１４％のグリーンシートを使用し
、充填金属６は焼成による収縮率が１０％の銀ペースト
を用いた。その場合、ヴァイアホール充填金属６の端部
６゛における盛り上がり高さは１５Ｈであった。
上記充填金属６の盛り上がり高さは、最外層から３層目
（図示していない）にまでダミーヴァイアホールを形成
し、充填金属を形成することで更に高くでき、２０１１
ａ＋どなった。
（図示していない）にまでダミーヴァイアホールを形成
し、充填金属を形成することで更に高くでき、２０１１
ａ＋どなった。
これらの多層基板に半田バンブ付きＩＣを一般的な方法
でフリップチップ実装し、良好な接続が得られた。
でフリップチップ実装し、良好な接続が得られた。
〔発明の効果］
本発明のフリップチップ実装構造は、多層基板表面のヴ
ァイアホール端部が直接フリップチップボンディングさ
れた構造であり、従来のフリップチップ実装に際しての
ヴァイアホールと接続する外部配線形成、オーバーコー
ト塗布、接点部の窓開け、めっき、などの工程が不要と
なり、実装工程が簡略化され、実装密度も更に高度化さ
れる。
ァイアホール端部が直接フリップチップボンディングさ
れた構造であり、従来のフリップチップ実装に際しての
ヴァイアホールと接続する外部配線形成、オーバーコー
ト塗布、接点部の窓開け、めっき、などの工程が不要と
なり、実装工程が簡略化され、実装密度も更に高度化さ
れる。
図−１は本発明の実装構造を示す部分断面図で、ＩＣ部
品の半田バンブと基板表面のヴァイアホール充填金属の
端部とが接触する前の状態を示す。 図−２は２本発明の実装構造を実現するための製造途中
の部分断面図で、積層されるグリーンシートの最外層及
び内層を示す。 図−３は従来のフリップチップボンディングを示す部分
断面図である。 Ｉ−・・ＩＣ部品、３．１８−・−半田バンブ、４・・
・多層基板、５．１５・・・ヴァイアホール、６・・−
ヴァイアホール充填金属、６゛・・−ヴァイアホール端
部、７．１７・・・内部配線、１１・・・外部配線、１
２・・・オーバーコート、１８・・−半田バンブ、１９
・・・ダミーヴァイアホール、２０−・・フリップチッ
プＩＣ搭載側グリーンシート、２１・・・内層グリーン
シート。
品の半田バンブと基板表面のヴァイアホール充填金属の
端部とが接触する前の状態を示す。 図−２は２本発明の実装構造を実現するための製造途中
の部分断面図で、積層されるグリーンシートの最外層及
び内層を示す。 図−３は従来のフリップチップボンディングを示す部分
断面図である。 Ｉ−・・ＩＣ部品、３．１８−・−半田バンブ、４・・
・多層基板、５．１５・・・ヴァイアホール、６・・−
ヴァイアホール充填金属、６゛・・−ヴァイアホール端
部、７．１７・・・内部配線、１１・・・外部配線、１
２・・・オーバーコート、１８・・−半田バンブ、１９
・・・ダミーヴァイアホール、２０−・・フリップチッ
プＩＣ搭載側グリーンシート、２１・・・内層グリーン
シート。
Claims (1)
- （１）多層基板の外部表面にフリップチップ構造のＩＣ
部品をフェイスダウン装着してなる多層基板の実装構造
において、ＩＣ部品が多層基板表面のヴァイアホール充
填金属層に直接フリップチップボンディングされている
ことを特徴とする多層基板の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130310A JPH0426199A (ja) | 1990-05-22 | 1990-05-22 | 多層基板の実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2130310A JPH0426199A (ja) | 1990-05-22 | 1990-05-22 | 多層基板の実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0426199A true JPH0426199A (ja) | 1992-01-29 |
Family
ID=15031265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2130310A Pending JPH0426199A (ja) | 1990-05-22 | 1990-05-22 | 多層基板の実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0426199A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511306A (en) * | 1994-04-05 | 1996-04-30 | Compaq Computer Corporation | Masking of circuit board vias to reduce heat-induced board and chip carrier package warp during wavesolder process |
| US5822856A (en) * | 1996-06-28 | 1998-10-20 | International Business Machines Corporation | Manufacturing circuit board assemblies having filled vias |
-
1990
- 1990-05-22 JP JP2130310A patent/JPH0426199A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5511306A (en) * | 1994-04-05 | 1996-04-30 | Compaq Computer Corporation | Masking of circuit board vias to reduce heat-induced board and chip carrier package warp during wavesolder process |
| US5822856A (en) * | 1996-06-28 | 1998-10-20 | International Business Machines Corporation | Manufacturing circuit board assemblies having filled vias |
| US6127025A (en) * | 1996-06-28 | 2000-10-03 | International Business Machines Corporation | Circuit board with wiring sealing filled holes |
| US6138350A (en) * | 1996-06-28 | 2000-10-31 | International Business Machines Corporation | Process for manufacturing a circuit board with filled holes |
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