JPH0426217B2 - - Google Patents
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- Publication number
- JPH0426217B2 JPH0426217B2 JP58146394A JP14639483A JPH0426217B2 JP H0426217 B2 JPH0426217 B2 JP H0426217B2 JP 58146394 A JP58146394 A JP 58146394A JP 14639483 A JP14639483 A JP 14639483A JP H0426217 B2 JPH0426217 B2 JP H0426217B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- recess
- insulating film
- substrate
- sio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置およびその製造方法に関
し、詳しくは凹形キヤパシタを含む半導体装置お
よびその製造方法に関する。
し、詳しくは凹形キヤパシタを含む半導体装置お
よびその製造方法に関する。
１記憶単位あたり１つのキヤパシタと１つの電
界効果トランジスタより成る１トランジスタ型メ
モリセルにおいて、近年、第１図に示すように、
キヤパシタ部１に凹部２を設けて実効キヤパシタ
面積を増大したものが提案された。（特開昭51−
130178号）なお、第１図において、メモリセル１
個分は第１図波線ａで示されている。
界効果トランジスタより成る１トランジスタ型メ
モリセルにおいて、近年、第１図に示すように、
キヤパシタ部１に凹部２を設けて実効キヤパシタ
面積を増大したものが提案された。（特開昭51−
130178号）なお、第１図において、メモリセル１
個分は第１図波線ａで示されている。
第２図は、第１図のＡ−Ａ断面である。（第１
図ではワード線９、ビツト線１２の配線パターン
等を省略した。）このような凹形キヤパシタのメ
モリセルでは、従来の平面キヤパシタのものに比
べ、キヤパシタ面積は大幅に縮小できるが、この
セルを高密度に配置して大規模メモリを構成しよ
うとすると次の問題が生じる。すなわち、凹形キ
ヤパシタを近接して配置すると、矢印１３で示し
たようなキヤパシタ間のリーク電流が流れ易くな
り、メモリ動作が不安定になるという現象が起こ
る。素子間を分離しているフイールドSiO2７の
直下にはチヤネルカツト用の不純物拡散が通常行
われるので、リーク電流はポテンジヤルの鞍部が
できる矢印１３近傍で流れ易い。また、キヤパシ
タ間（ソース間）だけではなく、キヤパシタと隣
接セルのコンタクト部３の間（ソース・ドレーン
間）でも同様のリーク電流が生じる。
図ではワード線９、ビツト線１２の配線パターン
等を省略した。）このような凹形キヤパシタのメ
モリセルでは、従来の平面キヤパシタのものに比
べ、キヤパシタ面積は大幅に縮小できるが、この
セルを高密度に配置して大規模メモリを構成しよ
うとすると次の問題が生じる。すなわち、凹形キ
ヤパシタを近接して配置すると、矢印１３で示し
たようなキヤパシタ間のリーク電流が流れ易くな
り、メモリ動作が不安定になるという現象が起こ
る。素子間を分離しているフイールドSiO2７の
直下にはチヤネルカツト用の不純物拡散が通常行
われるので、リーク電流はポテンジヤルの鞍部が
できる矢印１３近傍で流れ易い。また、キヤパシ
タ間（ソース間）だけではなく、キヤパシタと隣
接セルのコンタクト部３の間（ソース・ドレーン
間）でも同様のリーク電流が生じる。
本発明の目的は、上記キヤパシタ間（メモリセ
ル間）のリーク電流を防止した半導体装置および
その製造方法を提供することにある。
ル間）のリーク電流を防止した半導体装置および
その製造方法を提供することにある。
凹形キヤパシタをもとにして発生するリーク電
流を防止する本発明は、凹形キヤパシタと半導体
基板間に絶縁膜を挿入するか、または凹形キヤパ
シタよりも深い溝でセル間を分離することによつ
て、リーク電流通路を断ち切るものである。
流を防止する本発明は、凹形キヤパシタと半導体
基板間に絶縁膜を挿入するか、または凹形キヤパ
シタよりも深い溝でセル間を分離することによつ
て、リーク電流通路を断ち切るものである。
以下、実施例により本発明を詳細に説明する。
第３図は、本発明の一実施例を示す工程図であ
る。
る。
まず、第３図１に示すように、周知のLOCOS
法によつて、フイールドSiO2７を形成した後、
Si3N4１５とPSG（リンガラス）１６の膜を被着
し、キヤパシタの凹部を形成する部分を開口した
ホトレジストパターン１７を形成した。開口部
は、フイールドSiO2７の端部に位置させる。
法によつて、フイールドSiO2７を形成した後、
Si3N4１５とPSG（リンガラス）１６の膜を被着
し、キヤパシタの凹部を形成する部分を開口した
ホトレジストパターン１７を形成した。開口部
は、フイールドSiO2７の端部に位置させる。
続いて、CF4にH2を約５％混合したガスを用い
た反応性スパツタエツチング法で、PSG１６、
Si3N4１５、フイードSiO2７およびパツドSiO2１
４とSi基板４をエツチした。この際、各材料のエ
ツチング速度比は、Si3N4：SiO2：Si＝２：２：
１程度になるようエツチング条件を選び、フイー
ルドSiO2７のエツチングが完了した時点でエツ
チングを終了した。次に、ホトレジスト１７を除
去し、Si3N4１８を被着した。（第３図２） CH2F2ガスでの反応性スパツタエツチングを用
いて、Si3N4１８を方向的に選択エツチして、側
壁に被着したSi3N4１９を残し、続いて、CCl4と
O2混合ガスの反応性スパツタエツチングでSi基
板４に凹部２０を形成した。（第３図３）この時
のエツチング法としては、Si3N4１８とSi基板４
をそれぞれ方向的かつ選択的にエツチできるもの
であれば上記以外のものでもよい。なお、PSG
１６はSi3N4１５を保護のためもうけたものであ
り、省略することも可能である。
た反応性スパツタエツチング法で、PSG１６、
Si3N4１５、フイードSiO2７およびパツドSiO2１
４とSi基板４をエツチした。この際、各材料のエ
ツチング速度比は、Si3N4：SiO2：Si＝２：２：
１程度になるようエツチング条件を選び、フイー
ルドSiO2７のエツチングが完了した時点でエツ
チングを終了した。次に、ホトレジスト１７を除
去し、Si3N4１８を被着した。（第３図２） CH2F2ガスでの反応性スパツタエツチングを用
いて、Si3N4１８を方向的に選択エツチして、側
壁に被着したSi3N4１９を残し、続いて、CCl4と
O2混合ガスの反応性スパツタエツチングでSi基
板４に凹部２０を形成した。（第３図３）この時
のエツチング法としては、Si3N4１８とSi基板４
をそれぞれ方向的かつ選択的にエツチできるもの
であれば上記以外のものでもよい。なお、PSG
１６はSi3N4１５を保護のためもうけたものであ
り、省略することも可能である。
次に、PSG１６をフツ酸溶液で除去し、凹部
２０のSi面を酸化した後、側壁および表面の
Si3N4１５，１９をリン酸溶液で除去し、PolySi
（多結晶シリコン）２２を、凹部が完全に埋まら
ないように被着した。（第３図４）ここで、凹部
のSiO2２１の下には、寄生チヤネルの発生を防
止するため、基板４と同導電型の不純物拡散層を
イオン打込み法によつて形成しておくことが望ま
しい。
２０のSi面を酸化した後、側壁および表面の
Si3N4１５，１９をリン酸溶液で除去し、PolySi
（多結晶シリコン）２２を、凹部が完全に埋まら
ないように被着した。（第３図４）ここで、凹部
のSiO2２１の下には、寄生チヤネルの発生を防
止するため、基板４と同導電型の不純物拡散層を
イオン打込み法によつて形成しておくことが望ま
しい。
PolySi２２に、基板４と異なる導電型の不純
物を拡散し抵抵抗化した後、CCl4ガスの反応性
スパツタエツチングによつてPolySi２２をエツ
チした。こうすることによつて、凹部側壁の
PolySi２３のみが残存し、しかもこのPolySiは、
フイールドSiO2７のない側の凹部側壁２４で基
板４と接続している。
物を拡散し抵抵抗化した後、CCl4ガスの反応性
スパツタエツチングによつてPolySi２２をエツ
チした。こうすることによつて、凹部側壁の
PolySi２３のみが残存し、しかもこのPolySiは、
フイールドSiO2７のない側の凹部側壁２４で基
板４と接続している。
次に、絶縁膜２５（例えば、SiO2、Si3N4また
はその多層膜）と、PolySi２６を被着し、第３
図６に示すようなMOS型キヤパシタを形成した。
はその多層膜）と、PolySi２６を被着し、第３
図６に示すようなMOS型キヤパシタを形成した。
以上のようにして形成したキヤパシタは、第３
図６で明らかなように、基板４との境界にSiO2
２１が挿入されており、キヤパシタ間のリーク電
流が極めて流れにくい構造になつている。
図６で明らかなように、基板４との境界にSiO2
２１が挿入されており、キヤパシタ間のリーク電
流が極めて流れにくい構造になつている。
第４図は、上記製造工程を平面的に見た図であ
る。フイールドSiO2で囲われた島状領域３０に
対し凹部を形成するパターン３１は、第４図１に
示したように配置する。凹部のパターン３１は島
状領域３０に少しでもかかつていれば良いので、
リングラフイにおけるパターンの合わせ余裕は大
きい。また、第４図２に示すように、形成された
キヤパシタ部１はSiO2２１で周辺部と底部を囲
まれており、矢印３２，３３で示したキヤパシタ
間のリーク電流や矢印３４で示したキヤパシタと
ビツト線コンタクト部とのリーク電流が生じにく
いことは明らかである。なお、キヤパシタを囲つ
ているSiO2２１は、隣接セル間で接続してしま
つても良い。
る。フイールドSiO2で囲われた島状領域３０に
対し凹部を形成するパターン３１は、第４図１に
示したように配置する。凹部のパターン３１は島
状領域３０に少しでもかかつていれば良いので、
リングラフイにおけるパターンの合わせ余裕は大
きい。また、第４図２に示すように、形成された
キヤパシタ部１はSiO2２１で周辺部と底部を囲
まれており、矢印３２，３３で示したキヤパシタ
間のリーク電流や矢印３４で示したキヤパシタと
ビツト線コンタクト部とのリーク電流が生じにく
いことは明らかである。なお、キヤパシタを囲つ
ているSiO2２１は、隣接セル間で接続してしま
つても良い。
第５図は、Si基板に形成した溝を絶縁材で充填
する素子分離法によつて、厚いSiO2３５でフイ
ールドを形成した例である。このような場合に
は、キヤパシタ電極２３と基板４との接続部２４
を大きくすることができる。
する素子分離法によつて、厚いSiO2３５でフイ
ールドを形成した例である。このような場合に
は、キヤパシタ電極２３と基板４との接続部２４
を大きくすることができる。
第６図は、さらに分離溝を深くした場合で、こ
のようにキヤパシタの凹部よりも深い絶縁材３６
を形成したときには、第７図に示すように凹部２
を配置し、従来通り基板をキヤパシタの一方の電
極とすればよい。（第６図は第７図のＢ−Ｂ断面
である。）なお、このような場合には、島状領域
３０と凹部２のパターン間の合わせ余裕は小さく
なるが、絶縁材３６か凹部２の断面形状がＶ字形
になるようにしておけば、凹部２のパターンが島
状領域３０の端部にかかつても、キヤパシタ面積
が急激に減少するようなことはない。
のようにキヤパシタの凹部よりも深い絶縁材３６
を形成したときには、第７図に示すように凹部２
を配置し、従来通り基板をキヤパシタの一方の電
極とすればよい。（第６図は第７図のＢ−Ｂ断面
である。）なお、このような場合には、島状領域
３０と凹部２のパターン間の合わせ余裕は小さく
なるが、絶縁材３６か凹部２の断面形状がＶ字形
になるようにしておけば、凹部２のパターンが島
状領域３０の端部にかかつても、キヤパシタ面積
が急激に減少するようなことはない。
上記のように、本発明によれば、凹形キヤパシ
タの周囲に絶縁膜が形成されるので、隣接キヤパ
シタ間などで生じるリーク電流を無くすことがで
きる。したがつて、凹形キヤパシタを含むメモリ
セルを近接して配置することができ、大規模集積
回路を構成できる。
タの周囲に絶縁膜が形成されるので、隣接キヤパ
シタ間などで生じるリーク電流を無くすことがで
きる。したがつて、凹形キヤパシタを含むメモリ
セルを近接して配置することができ、大規模集積
回路を構成できる。
第１図は従来のメモリセルの平面図、第２図は
第１図のＡ−Ａ断面図、第３図、第４図は本発明
の実施例を示す工程図、第５図、第６図は本発明
の他の実施例を示す断面図、第７図は第６図の平
面図である。 １……キヤパシタ部、２，２０……凹部、３…
…コンタクト部、４……Si基板、５，２５……キ
ヤパシタ用絶縁膜、６，２２，２３，２６……
PolySi、７，３５，３６……フイールドSiO2、
９……ワード線、１２……ビツト線、１３……リ
ーク電流経路、１５，１８，１９……Si3N4、２
１……SiO2、３０……島状領域、３１……凹部
パターン。
第１図のＡ−Ａ断面図、第３図、第４図は本発明
の実施例を示す工程図、第５図、第６図は本発明
の他の実施例を示す断面図、第７図は第６図の平
面図である。 １……キヤパシタ部、２，２０……凹部、３…
…コンタクト部、４……Si基板、５，２５……キ
ヤパシタ用絶縁膜、６，２２，２３，２６……
PolySi、７，３５，３６……フイールドSiO2、
９……ワード線、１２……ビツト線、１３……リ
ーク電流経路、１５，１８，１９……Si3N4、２
１……SiO2、３０……島状領域、３１……凹部
パターン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面に互いに近接して形成され、
側壁が該基板表面に対してほぼ垂直な２つ以上の
凹部と、該凹部上端における側壁部以外の該凹部
上に形成された絶縁膜と、該絶縁膜上に形成さ
れ、かつ、該凹部上端における側壁部で該基板と
電気的に接続された第１電極と該第１電極上に形
成された絶縁膜と該絶縁膜上の所定の位置に形成
された第２電極とを有するキヤパシタとを備えた
ことを特徴とする半導体装置。 ２ 絶縁膜で分離された島状領域の端部にかかる
ように半導体基板に凹部を形成する工程と、該凹
部内面を絶縁膜で被覆する工程と、該絶縁膜上に
キヤパシタの下部電極用の膜を形成し、該島状領
域の半導体基板と該凹部上端の側壁部で電気的に
接続する工程と、該下部電極用の膜上にキヤパシ
タ用絶縁膜および上部電極用の膜を形成する工程
とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146394A JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146394A JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038855A JPS6038855A (ja) | 1985-02-28 |
| JPH0426217B2 true JPH0426217B2 (ja) | 1992-05-06 |
Family
ID=15406704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146394A Granted JPS6038855A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038855A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61184861A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS61208256A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 半導体記憶装置 |
| JP2604705B2 (ja) * | 1985-04-03 | 1997-04-30 | 松下電子工業株式会社 | Ｍｏｓキヤパシタの製造方法 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH0793378B2 (ja) * | 1988-02-26 | 1995-10-09 | 株式会社東芝 | 半導体装置の製造方法 |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
-
1983
- 1983-08-12 JP JP58146394A patent/JPS6038855A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6038855A (ja) | 1985-02-28 |
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