JPH0793378B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0793378B2 JPH0793378B2 JP63043468A JP4346888A JPH0793378B2 JP H0793378 B2 JPH0793378 B2 JP H0793378B2 JP 63043468 A JP63043468 A JP 63043468A JP 4346888 A JP4346888 A JP 4346888A JP H0793378 B2 JPH0793378 B2 JP H0793378B2
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- Japan
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- insulating film
- forming
- semiconductor substrate
- film
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関するもので、特に
１トランジスタ、１キャパシタ型ダイナミックメモリー
のキャパシタの製造時に使用されるものである。
１トランジスタ、１キャパシタ型ダイナミックメモリー
のキャパシタの製造時に使用されるものである。
（従来の技術） 従来技術による１トランジスタ、１キャパシタ型のダイ
ナミックメモリーのメモリセルの断面図を第３図に示
す。第３図の例では半導体基板１に細孔が掘られ、該細
孔の表面に、素子分離領域２につづく1000Å程度のシリ
コン酸化膜３が形成され、さらに酸化膜３上に基板と反
対導電形のポリシリコン電極４が形成され、コンタクト
ホール５を通して、シリコン基板１上のｎ形拡散層領域
11と導通している。ポリシリコン電極４には薄い絶縁膜
６が堆積され、さらにポリシリコン電極７が堆積され、
情報蓄積用のキャパシターが形成されている。電極４に
電荷として蓄えられた情報は、キャパシターに並んで作
られ、ゲート絶縁膜８とゲート電極９から成る伝送ゲー
トとしてのMOSトランジスタTr1を通して、ビット線10に
微小な電圧変動を与え、増幅されて外部に読み出され
る。
ナミックメモリーのメモリセルの断面図を第３図に示
す。第３図の例では半導体基板１に細孔が掘られ、該細
孔の表面に、素子分離領域２につづく1000Å程度のシリ
コン酸化膜３が形成され、さらに酸化膜３上に基板と反
対導電形のポリシリコン電極４が形成され、コンタクト
ホール５を通して、シリコン基板１上のｎ形拡散層領域
11と導通している。ポリシリコン電極４には薄い絶縁膜
６が堆積され、さらにポリシリコン電極７が堆積され、
情報蓄積用のキャパシターが形成されている。電極４に
電荷として蓄えられた情報は、キャパシターに並んで作
られ、ゲート絶縁膜８とゲート電極９から成る伝送ゲー
トとしてのMOSトランジスタTr1を通して、ビット線10に
微小な電圧変動を与え、増幅されて外部に読み出され
る。
ところで従来は、ダイナミックメモリーの集積度を上げ
るためにメモリセルの面積は小さくされ、またその形状
も様々に工夫されたものが提案されている。本従来技術
例（第３図）もその一例であり、キャパシタ部分の平面
積を小さくするために半導体基板１に細孔を掘り、そこ
にキャパシタを埋め込むことにより新たに生じた側面積
部分で容量を得ている。
るためにメモリセルの面積は小さくされ、またその形状
も様々に工夫されたものが提案されている。本従来技術
例（第３図）もその一例であり、キャパシタ部分の平面
積を小さくするために半導体基板１に細孔を掘り、そこ
にキャパシタを埋め込むことにより新たに生じた側面積
部分で容量を得ている。
（発明が解決しようとする課題） 本従来例において、キャパシターのポリシリコン電極４
と半導体基板１上のｎ形領域11との間のコンタクトホー
ル５の製造工程を第４図に示す。半導体基板１に細孔を
形成し、その表面に絶縁膜３を形成した後、レジスト12
を被着し、コンタクトホールを形成すべくレジスト12を
パターニングする（第４図（ａ））。次に、絶縁膜３を
エッチングしてコンタクトホール５を形成し、レジスト
12を剥離後、ポリシリコン電極４を堆積してこれを所望
の形状にパターニングする（第４図（ｂ））。上記製造
工程においてはコンタクトホール５をマスク合せにて形
成するため、メモリセルを設計するときには、コンタク
トホール５のマスク合せ時に生じる合せずれに対して空
間的に充分余裕のあるように配慮する必要がある。
と半導体基板１上のｎ形領域11との間のコンタクトホー
ル５の製造工程を第４図に示す。半導体基板１に細孔を
形成し、その表面に絶縁膜３を形成した後、レジスト12
を被着し、コンタクトホールを形成すべくレジスト12を
パターニングする（第４図（ａ））。次に、絶縁膜３を
エッチングしてコンタクトホール５を形成し、レジスト
12を剥離後、ポリシリコン電極４を堆積してこれを所望
の形状にパターニングする（第４図（ｂ））。上記製造
工程においてはコンタクトホール５をマスク合せにて形
成するため、メモリセルを設計するときには、コンタク
トホール５のマスク合せ時に生じる合せずれに対して空
間的に充分余裕のあるように配慮する必要がある。
そこで、コンタクトホール５の合せずれを考慮しなくて
もよい製造工程があればセルサイズはより小さくなり、
集積度を上げることができる。
もよい製造工程があればセルサイズはより小さくなり、
集積度を上げることができる。
本発明は、コンタクトホール（前記従来例の５に対応）
を細孔に対してセルフアライン（自己整合）で形成し、
前記の問題点を改善する半導体装置の製造方法を提供す
るものである。
を細孔に対してセルフアライン（自己整合）で形成し、
前記の問題点を改善する半導体装置の製造方法を提供す
るものである。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、半導体基板表面に第１の絶縁膜、これとは異
なる第２の絶縁膜を順次形成する第１の工程と、前記絶
縁膜に第１の細孔を形成する第２の工程と、前記第１の
細孔を含み第３の絶縁膜を形成する第３の工程と、前記
第３の絶縁膜を少くとも前記第１の細孔の側壁に残す第
４の工程と、前記残存された第３の絶縁膜をマスクとし
て前記半導体基板に第２の細孔を形成する第５の工程
と、前記第２の細孔の表面に第４の絶縁膜を形成する第
６の工程と、少くとも前記第３の絶縁膜を除去する第７
の工程とを具備したことを特徴とする半導体装置の製造
方法である。
なる第２の絶縁膜を順次形成する第１の工程と、前記絶
縁膜に第１の細孔を形成する第２の工程と、前記第１の
細孔を含み第３の絶縁膜を形成する第３の工程と、前記
第３の絶縁膜を少くとも前記第１の細孔の側壁に残す第
４の工程と、前記残存された第３の絶縁膜をマスクとし
て前記半導体基板に第２の細孔を形成する第５の工程
と、前記第２の細孔の表面に第４の絶縁膜を形成する第
６の工程と、少くとも前記第３の絶縁膜を除去する第７
の工程とを具備したことを特徴とする半導体装置の製造
方法である。
即ち本発明は、半導体基板表面に第１の絶縁膜、第２の
絶縁膜を順次被着し、パターニングして少くとも第２の
絶縁膜に第１の細孔を形成する。さらに第３の絶縁膜を
被着し、例えば異方性エッチングしてこれを第１の細孔
の側壁に残す。次に、第2,第３の絶縁膜をマスクとして
半導体基板をエッチングし、該基板に第２の細孔を形成
し、該第２の細孔表面を酸化等して第４の絶縁膜を形成
する。その後、第2,第３の絶縁膜を除去すると、１回の
リソグラフィー工程で基板の細孔とコンタクトホールが
共に形成される。すなわちコンタクトホールの合せずれ
を考慮する必要がなく、その分セルサイズが小さくな
り、集積度を上げることができる。
絶縁膜を順次被着し、パターニングして少くとも第２の
絶縁膜に第１の細孔を形成する。さらに第３の絶縁膜を
被着し、例えば異方性エッチングしてこれを第１の細孔
の側壁に残す。次に、第2,第３の絶縁膜をマスクとして
半導体基板をエッチングし、該基板に第２の細孔を形成
し、該第２の細孔表面を酸化等して第４の絶縁膜を形成
する。その後、第2,第３の絶縁膜を除去すると、１回の
リソグラフィー工程で基板の細孔とコンタクトホールが
共に形成される。すなわちコンタクトホールの合せずれ
を考慮する必要がなく、その分セルサイズが小さくな
り、集積度を上げることができる。
（実施例） 本発明の実施例を第１図を用いて説明する。半導体基板
１の表面に500〜1000Åのシリコン酸化膜29を形成し、
さらに第１のシリコン窒化膜30を堆積する。その後レジ
スト27を被着してこれをパターニングし、シリコン酸化
膜29およびシリコン窒化膜30を選択的に除去し、これら
積層膜に第１の細孔28を形成する（第４図（ａ））。次
にレジスト27を剥離したのち、第２のシリコン窒化膜31
を堆積する（第４図（ｂ））。さらに、第２のシリコン
窒化膜31を異方的にエッチングして、該窒化膜31を第１
の細孔28の側壁に残す（第４図（ｃ））。次に第１およ
び第２のシリコン窒化膜30,31をマスクとして、異方性
エッチングにより半導体基板１をエッチングし第２の細
孔32を掘る。この細孔32の表面に、熱酸化によりシリコ
ン酸化膜33を形成する（第４図（ｄ））。次に第１およ
び第２のシリコン窒化膜30,31を剥離するとコンタクト
ホール35が既に形成されている（第４図（ｅ））。すな
わち、さらにポリシリコン34を堆積、パターニングすれ
ば、コンタクトホール35を介して、ポリシリコン電極34
と半導体基板１が接触する（第４図（ｆ））。
１の表面に500〜1000Åのシリコン酸化膜29を形成し、
さらに第１のシリコン窒化膜30を堆積する。その後レジ
スト27を被着してこれをパターニングし、シリコン酸化
膜29およびシリコン窒化膜30を選択的に除去し、これら
積層膜に第１の細孔28を形成する（第４図（ａ））。次
にレジスト27を剥離したのち、第２のシリコン窒化膜31
を堆積する（第４図（ｂ））。さらに、第２のシリコン
窒化膜31を異方的にエッチングして、該窒化膜31を第１
の細孔28の側壁に残す（第４図（ｃ））。次に第１およ
び第２のシリコン窒化膜30,31をマスクとして、異方性
エッチングにより半導体基板１をエッチングし第２の細
孔32を掘る。この細孔32の表面に、熱酸化によりシリコ
ン酸化膜33を形成する（第４図（ｄ））。次に第１およ
び第２のシリコン窒化膜30,31を剥離するとコンタクト
ホール35が既に形成されている（第４図（ｅ））。すな
わち、さらにポリシリコン34を堆積、パターニングすれ
ば、コンタクトホール35を介して、ポリシリコン電極34
と半導体基板１が接触する（第４図（ｆ））。
第２図は本発明の製造工程を従来のダイナミックメモリ
ー（第３図に対応）に適用した時に得られるメモリセル
の断面図である。ここでは第３図と対応する個所には同
一符号を付してある。従来の例では、コンタクトホール
５（第３図）は細孔のわきの半導体基板１の表面上に離
れて形成されている。即ちコンタクトホール５と細孔の
位置はマスク合せ精度のばらつきに従ってゆらいでい
る。もし合せのずれが大きくて、コンタクトホール５の
一部が細孔にかかったとするとポリシリコン電極４とｎ
形拡散領域11との接触面積は小さくなってしまう。すな
わち、合せのばらつきにより、接触抵抗がばらつき、同
じ特性をもった製品を市場に出せず問題である。したが
ってコンタクトホール５は、細孔との間の合せのばらつ
きを充分見込んで、上記のように接触抵抗がばらつかな
いように距離を離す必要がある。一方本発明において
は、コンタクトホール35（第１図、第２図）は細孔32に
セルフアラインで形成されるから、上記のような不都合
は生ぜず、セル面積を縮小できる。
ー（第３図に対応）に適用した時に得られるメモリセル
の断面図である。ここでは第３図と対応する個所には同
一符号を付してある。従来の例では、コンタクトホール
５（第３図）は細孔のわきの半導体基板１の表面上に離
れて形成されている。即ちコンタクトホール５と細孔の
位置はマスク合せ精度のばらつきに従ってゆらいでい
る。もし合せのずれが大きくて、コンタクトホール５の
一部が細孔にかかったとするとポリシリコン電極４とｎ
形拡散領域11との接触面積は小さくなってしまう。すな
わち、合せのばらつきにより、接触抵抗がばらつき、同
じ特性をもった製品を市場に出せず問題である。したが
ってコンタクトホール５は、細孔との間の合せのばらつ
きを充分見込んで、上記のように接触抵抗がばらつかな
いように距離を離す必要がある。一方本発明において
は、コンタクトホール35（第１図、第２図）は細孔32に
セルフアラインで形成されるから、上記のような不都合
は生ぜず、セル面積を縮小できる。
もう一つの利点を次に示す。従来例によるコンタクトホ
ール５の面積の下限は量産用露光装置（ステッパー）の
加工精度で決まっており、4Mビットダイナミックメモリ
クラスでは一辺0.7〜0.8μｍの細孔が最小であり、また
16Mクラスでは0.5μｍ程度のホールが加工できることを
期待されている。本発明ではコンタクトホールの幅ｌ
（第１図（ｆ））は、側壁に残された第２のシリコン窒
化膜31の幅ｌ′（第１図（ｄ））で決まっている。幅
ｌ′は第1,第２のシリコン窒化膜の膜厚（それぞれ堆積
時の）によりコントロールすることができ、0.2〜0.3μ
ｍ幅のコンタクトホールを容易に作ることができる。こ
のようにコンタクトホールを小さくすることができるか
ら、セル面積を縮小することができる。
ール５の面積の下限は量産用露光装置（ステッパー）の
加工精度で決まっており、4Mビットダイナミックメモリ
クラスでは一辺0.7〜0.8μｍの細孔が最小であり、また
16Mクラスでは0.5μｍ程度のホールが加工できることを
期待されている。本発明ではコンタクトホールの幅ｌ
（第１図（ｆ））は、側壁に残された第２のシリコン窒
化膜31の幅ｌ′（第１図（ｄ））で決まっている。幅
ｌ′は第1,第２のシリコン窒化膜の膜厚（それぞれ堆積
時の）によりコントロールすることができ、0.2〜0.3μ
ｍ幅のコンタクトホールを容易に作ることができる。こ
のようにコンタクトホールを小さくすることができるか
ら、セル面積を縮小することができる。
［発明の効果］ 以上説明した如く本発明によれば、コンタクトホールを
第２の細孔（基板の細孔）に対しセルフアラインで形成
でき、しかも積層膜厚調整で極小のコンタクトホールを
形成できるから、セル面積を小さくできるものである。
第２の細孔（基板の細孔）に対しセルフアラインで形成
でき、しかも積層膜厚調整で極小のコンタクトホールを
形成できるから、セル面積を小さくできるものである。
第１図は本発明の一実施例の工程図、第２図は同工程で
得られるダイナミックメモリセルの断面図、第３図は従
来工程で得られるメモリセルの断面図、第４図は同セル
の一部工程図である。 １……半導体基板、２……素子分離領域、３……絶縁
膜、4,34……ポリシリコン電極、28……第１の細孔、2
9,33……酸化膜、30,31……窒化膜、32……第２の細
孔、35……コンタクトホール。
得られるダイナミックメモリセルの断面図、第３図は従
来工程で得られるメモリセルの断面図、第４図は同セル
の一部工程図である。 １……半導体基板、２……素子分離領域、３……絶縁
膜、4,34……ポリシリコン電極、28……第１の細孔、2
9,33……酸化膜、30,31……窒化膜、32……第２の細
孔、35……コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 松元 保男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭60−38855（ＪＰ，Ａ)
Claims (1)
- 【請求項１】伝送ゲートのソース、ドレインの一方に接
するように、キャパシタ用トレンチを形成する工程にお
いて、半導体基板表面に第１の絶縁膜、この第１の絶縁
膜とは異なる第２の絶縁膜を順次積層形成する第１の工
程と、前記第１、第２の絶縁膜を選択的に除去し第１の
細孔を形成する第２の工程と、前記第１の細孔を含み第
３の絶縁膜を形成する第３の工程と、前記第３の絶縁膜
を少くとも前記第１の細孔の側壁に残す第４の工程と、
残存された前記第３の絶縁膜をマスクとして前記半導体
基板に第２の細孔を形成する第５の工程と、前記第２の
細孔の表面に第４の絶縁膜を形成する第６の工程と、残
存された前記第３の絶縁膜を除去し前記伝送ゲートのソ
ース、ドレインの一方が形成されている基板表面の一部
を露出させる第７の工程とを具備し、前記第７の工程で
露出された基板の露出部分を、前記第２の細孔に対して
セルフアライで形成したことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043468A JPH0793378B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043468A JPH0793378B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217964A JPH01217964A (ja) | 1989-08-31 |
| JPH0793378B2 true JPH0793378B2 (ja) | 1995-10-09 |
Family
ID=12664548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043468A Expired - Fee Related JPH0793378B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793378B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411913A (en) * | 1994-04-29 | 1995-05-02 | National Semiconductor Corporation | Simple planarized trench isolation and field oxide formation using poly-silicon |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038855A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-02-26 JP JP63043468A patent/JPH0793378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01217964A (ja) | 1989-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |