JPH04262638A - アナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデイジタル信号処理によ
るデータ伝送に用いられるアナログ−デジタル変換（以
下「Ａ／Ｄ変換」と称す）器に関するものである。

【０００２】

【従来の技術】一般に、通信端末側においては、データ
はデジタル処理されているが、データ伝送における通信
媒体である回線においては、アナログ信号によりデータ
の授受が行なわれている。このため、送信側で変調処理
されてアナログ信号に変換されて送られてくる伝送デー
タを受信した受信側端末においては、変復調装置（モデ
ム）で回線よりのアナログデータをＡ／Ｄ変換した後復
調処理を行ない、元のデータに戻していた。

【０００３】従来のデータ伝送システムにおいて用いら
れているモデムにおける、回線側からの受信、特に受信
タイミング抽出、および制御に関する回路構成を図４に
示す。図４において、符号４０１は回線より受信された
アナログ信号入力を、対応するデイジタル信号に変換す
るＡ／Ｄ変換器であり、符号４０２は位相誤差検出処理
を含むデイジタル信号処理を行なうデイジタルシグナル
プロセツサ（以下「ＤＳＰ」と称す）である。

【０００４】Ａ／Ｄ変換器４０１の可変分周器４１６は
、発振器４１７よりの発振クロツク信号を分周比設定部
４１５の設定分周比に従つて分周してＡ／Ｄ変換部４１
１に送り、該Ａ／Ｄ変換部４１１のＡ／Ｄ変換を行なう
サンプリングタイミング信号とするものである。アナロ
グ信号入力はＡ／Ｄ変換器４０１のＡ／Ｄ変換部４１１
に入力され、ここで対応するデイジタルデータに変換さ
れて、ＤＳＰ４０２の復調部４１２に入力される。復調
部４１２で復調されたデータは等化部４１８とともに、
タイミング抽出部４１３にも送られる。タイミング抽出
部４１３では、復調データよりタイミング成分を抽出し
て位相誤差検出部４１４に送り、位相誤差検出部４１４
によつて位相誤差が計算され、Ａ／Ｄ変換器４０１の分
周比設定部４１５に送られる。

【０００５】分周比設定部４１５は検出誤差を減少させ
るように分周比を設定して可変分周器４１６に設定する
。そして、変調タイミングと受信動作タイミングの位相
差に応じて可変分周器４１６の分周比を増加、減少させ
ることによつてタイミング同期が行なわれる。

【０００６】

【発明が解決しようとしている課題】しかしながら、可
変分周器４１６は微小な調整ができるのみであり、調整
できる分周比はサンプリング周波数の１％程度が上限で
ある。ＣＣＩＴＴ勧告Ｖ．２９を例にとると、データモ
ードの前に受信動作の準備としてトレーニングモードが
設けられており、その中でタイミング引込用としてセグ
メント２がある。

【０００７】等化器は、タイミング位相差によつて、そ
の性能が大きく低下する。このために、このセグメント
２（１２８シンボルインターバル）の間にタイミング位
相誤差を０にできなかつた場合、続いて行なわれる等化
器の調整（セグメント３）が正しく行なわれない場合が
ある。前述のような従来のＡ／Ｄ変換器４０１において
、発振器４１７よりのマスタークロツクの周波数を４．
９１５２ＭＨｚ、Ａ／Ｄ変換部４１１でのサンプリング
周波数を９６００Ｈｚ、変調速度を２４００ボーとする
場合の動作について説明する。

【０００８】この場合、分周比設定部４１５に、分周比
として５１２を設定することにより、可変分周器４１６
の出力は９６００Ｈｚとなる。Ａ／Ｄ変換部４１１は、
そのタイミングにしたがつて入力されるアナログ信号を
１／９６００秒ごとにサンプリングし、デイジタルデー
タに変換する。ここで、位相が所望のサンプリング点に
対し、１８０ｏ　ずれていると仮定する。位相を合わせ
込むために分周比設定部４１５に設定できる分周比の最
大の増減を２であるとすると、位相が合致するまでに少
なくとも１２８シンボルインターバルかかることになり
、セグメント２の間にタイミング同期が行なえない場合
がある。

【０００９】

【課題を解決するための手段】本発明は以上の課題を解
決することを目的として成されたもので、上述の課題を
解決する一手段として以下の構成を備える。即ち、入力
されたアナログ信号をデイジタル信号に変換するサンプ
リングを行なうためのサンプリングクロツクを任意に遅
延させることによりサンプリングタイミングの調整を行
なうサンプリングタイミング調整手段と、該サンプリン
グタイミング調整手段によるクロツク遅延量を設定する
設定手段とを備える。

【００１０】

【作用】以上の構成において、Ａ／Ｄ変換におけるサン
プリングタイミングを広い範囲で変更することができ、
例えば、モデム等に適用することにより、変調タイミン
グと受信動作タイミングの位相誤差に応じて、Ａ／Ｄ変
換の動作基準クロツクの遅延量を制御することができ高
速にタイミング同期したクロツクを得ることができる。

【００１１】

【実施例】以下、図面を参照して本発明に係る一実施例
を詳細に説明する。図１は、本発明をデータ伝送システ
ムにおいて用いられているモデムにおける受信データの
Ａ／Ｄ変換部に適用した一実施例の、回線側からの受信
、特に受信タイミング抽出、および制御に関する回路構
成を示す図である。

【００１２】図１において、１０１はＡ／Ｄ変換器、１
０２はデイジタル信号処理部を示すブロツク図である。 符号１０２及び１１１〜１１８は、略図４に示した符号
４０２及び４１１　　〜４１８と同様構成である。本実
施例では、図４の構成に、遅延器１１９及び遅延量設定
部１２０が追加された構成となつている。まず、回線イ
ンターフエースがＡ／Ｄ変換器１０１のＡ／Ｄ変換部１
１１の入力に接続される。その出力はデイジタル信号処
理部１０２の復調部１１２の入力に接続され、復調部１
１２の出力はタイミング抽出部１１３に入力され、その
出力は位相誤差検出部１１４の入力となる。位相誤差検
出部１１４の出力は、Ａ／Ｄ変換器１０１の分周比設定
部１１５の入力に接続され、その出力は可変分周器１１
６の入力となる。

【００１３】位相誤差検出部１１４のもう一方の出力は
、遅延量設定部１２０の入力に接続される。遅延量設定
部１２０の出力は遅延器１１９の一方入力に入力されて
いる。遅延器１１９の他方の入力には可変分周器１１６
の出力が接続されている。そして、遅延器１１９の出力
はＡ／Ｄ変換部１１１に入力される。上述した遅延器１
１９の詳細な回路例を図２に、その動作タイミングチヤ
ートを図３に示す。

【００１４】以上の構成において、Ａ／Ｄ変換器１０１
のＡ／Ｄ変換部１１１には、回線等よりのアナログ・デ
ータが入力され、対応するデイジタルデータに変換され
る。変換されたデイジタルデータは、デイジタル信号処
理部１０２に入力され、デイジタル信号処理される。デ
イジタル信号処理部１０２のタイミング抽出器１１３に
より復調されたデータよりタイミング成分を抽出し、位
相誤差検出部１１４で抽出されたタイミング成分の位相
誤差を計算する処理を行なう。そして、変調タイミング
と受信動作タイミングが合致するように、位相誤差分の
遅延量を遅延量設定部１２０に設定する。位相誤差をΨ
、シンボル間隔をＴＢとすると、遅延すべき量はΨ・Ｔ
Ｂ　／２πで表わされる。

【００１５】遅延量設定部１２０は、この設定された遅
延量だけ可変分周器１１６よりのＡ／Ｄ変換の動作基準
クロツク信号を遅延させる。なお、変調速度が受信動作
速度よりわずかに早いことが検出された場合には、分周
比設定部１１５の設定値を小さくし、逆に遅い場合は設
定値を大きくすることにより高速に、しかも微妙な速度
変化にも追従して同期するクロツクを得ることができる
。

【００１６】図１に示す遅延器１１９の詳細な回路例を
図２に示す。Ｖ．２９（９６００ｂｐｓ）を例にとると
、マスタークロツクの周波数が４．９１５２ＭＨｚのと
き、分周比設定部１１５には“１２８”が設定される。 可変分周部２０６の出力（ＣＬＫ）は、フリツプフロツ
プ２０１〜２０３及びカウンタ２１１の基準クロツク（
３８４００Ｈｚ）となる。また可変分周部２０６に接続
された４分周器２０７の出力（ＣＬＫ０）は、Ａ／Ｄ変
換の動作基準クロツク（９６００Ｈｚ）となり、フリツ
プフロツプ２０１の入力となる。

【００１７】デイジタル処理信号部１０２が遅延量設定
部１２０に遅延量を設定する際のＷＲＩＴＥ信号は、比
較器２１０とカウンタ２１１のＲＥＳＥＴ入力に接続さ
れる。遅延量設定部１２０の出力０〜１５は、それぞれ
間隔（π／８）である位相差０〜｛（１５π）／８｝に
相当する。

【００１８】１６進カウンタ２１１は、遅延量設定部１
２０に遅延量が設定されると、“０”にＲＥＳＥＴされ
、可変分周部２０６の出力（ＣＬＫ）を基準クロツクと
して動作する。１６進カウンタ２１１の出力は、比較器
２１０によつて、遅延量設定部１２０の出力と比較され
る。比較器２１０は、遅延量設定部１２０に遅延量が設
定されてから、遅延量設定部１２０の出力とカウンタ２
１１の出力が一致するまでの間の遅延量設定部１２０の
出力に相当する遅延時間だけ“０”を出力する。

【００１９】また、４分周部２０７の出力と、縦属接続
されたフリツプフロツプ２０１〜２０３の出力とからな
るクロツク０（ＣＬＫ０）〜クロツク３（ＣＬＫ３）は
、（π／８）ずつ遅延している。セレクタ２０４は、遅
延量設定部１２０の出力の開２ビツトによつてクロツク
０〜クロツク３からクロツクを選択し、出力する。ＡＮ
Ｄゲート２０５によつて、比較器２０１の出力とセレク
タ２０４の出力の論理積がとられ、その出力（ＳＣＬＫ
）は、Ａ／Ｄ変換部１１１へ入力される。

【００２０】以上の動作によつてタイミング位相誤差に
応じてＡ／Ｄ変換の基準クロツクを遅延させることがで
き、結果として高速に同期したクロツクが得られる。な
お、以上の説明における遅延制御幅を細かくすることに
より、更に高速なタイミング同期が可能になる。また、
ここではＶ．２９（９６００ｂｐｓ）を例にとつて説明
したが、他の場合も容易に類推できる。

【００２１】なお、本発明は、複数の機器から構成され
るシステムに適用しても、また１つの機器からなる装置
に適用してもよい。更に、システムあるいは装置にプロ
グラムを供給することによつて達成される場合にも適用
できることは言うまでもない。

【００２２】

【発明の効果】以上詳細説明したように本発明によれば
、入力されたアナログ信号をデイジタル信号に変換する
タイミングの微調整が可能なＡ／Ｄ変換器において、微
調整されたクロツクを遅延させる手段と、その遅延量を
設定する手段を備えることにより、高速なタイミング同
期が可能になるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明をデータ伝送システムにおいて用いられ
ているモデムにおける受信データのＡ／Ｄ変換部に適用
した一実施例の、回線側からの受信、特に受信タイミン
グ抽出、および制御に関する回路構成を示す図、

【図２
】図１の遅延器の詳細構成を示す回路図、

【図３】図１
の遅延器の動作タイミングチヤート、

【図４】従来のＡ
／Ｄ変換器および受信デイジタル信号処理部の構成を示
すブロツク図である。

【符号の説明】

１０１　　　　Ａ／Ｄ変換器 １０２　　　　デイジタル信号処理部 １１１　　　　Ａ／Ｄ変換部 １１９　　　　遅延器 １２０　　　　遅延量設定部である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力されたアナログ信号をデイジタル
   信号に変換するサンプリングを行なうためのサンプリン
   グクロツクを任意に遅延させることによりサンプリング
   タイミングの調整を行なうサンプリングタイミング調整
   手段と、該サンプリングタイミング調整手段によるクロ
   ツク遅延量を設定する設定手段とを備えることを特徴と
   するアナログ−デジタル変換器。