JPH098789A

JPH098789A - クロック再生装置

Info

Publication number: JPH098789A
Application number: JP7147943A
Authority: JP
Inventors: Satoru Tojima; 悟東嶋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-15
Filing date: 1995-06-15
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】シンプレックス方式で受信モードに切り換え
た直後からデータを処理でき、かつ集積化可能なクロッ
ク再生装置を供給する。【構成】受信クロック信号と再生クロック信号の変化
点を検出するエッジ検出器１，２からのパルス信号の進
み位相差か遅れ位相差の分だけアクティブな信号を出力
するＪＫ−Ｆ／Ｆ３，４と、受信クロック信号の立下り
で出力される第３パルス信号とＣＰＵのＨＯＬＤ信号と
の論理和を出力するＯＲゲート６と、ＪＫ−Ｆ／Ｆ３，
４の信号でカウント値をアップ，ダウンしＯＲゲート６
の出力がアクティブ時の初期値をロードするアップダウ
ンカウンタ７と、第３パルス信号にてカウンタ７のカウ
ント値を保持するラッチ回路８と、カウント値変換アナ
ログ信号で発振周波数を変化させる電圧制御発振器１０
と、電圧制御発振器１０の出力信号を分周して再生クロ
ック信号を出力する分周器１１とを設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、衛星通信装置に関し、
特にシンプレックス（送信と受信を時間的に切り換えて
通信する）の衛星通信装置において、切り換え直後から
受信データが得られるようにさせるクロック再生装置に
関する。

【０００２】

【従来の技術】衛星通信には大きく２つの方式があり、
１つはシンプレックス（半二重）で、もう１つはデュプ
レックス（全二重）である。シンプレックスは送信と受
信を時間的に切り換えて通信する方式であり、一方、デ
ュプレックスは送信と受信を同時に行う方式である。電
話などの音声通信では、送信と受信が同時に行われない
と違和感があるため、従来の衛星通信ではデュプレック
スがほとんど使用されていた。

【０００３】図１０に従来のデュプレックスの衛星通信
装置で使用されているクロック再生装置のブロック図を
示す。このクロック再生装置は、衛星からの電波を受信
してデータを復調する復調器２３と、受信データを入力
し全波整流を行って受信データに含まれるクロック成分
を抽出し出力する全波整流器２４と、全波整流器２４の
出力信号を入力し希望する受信クロック成分のみをフィ
ルタリングして出力するバンドパスフィルタ２５と、バ
ンドパスフィルタ２５の出力信号を入力しその信号に基
準信号を位相同期させることにより受信クロックを出力
するアナログＰＬＬ回路２６とからなる。

【０００４】以上のように構成されたクロック再生装置
について以下にその動作を説明する。衛星からの電波は
データによって搬送波が変調されているので、復調器２
３はこの電波から搬送波の成分を取り除き、データ成分
のみを取り出して受信データとして出力する。全波整流
器２４は受信データを整流することにより、受信データ
の波形が図１１に示すように振幅の中間点から下側の部
分が上側に折り返すようになり、受信データに含まれる
クロック成分を抜き出して出力する。全波整流器２４の
出力信号には希望するクロック成分以外にもクロック成
分の（１／整数）の成分も含まれているため、バンドパ
スフィルタ２５はフィルタリングによって希望するクロ
ック成分のみを選び出して出力する。アナログＰＬＬ回
路２６はバンドパスフィルタ２５の出力信号にアナログ
ＰＬＬ回路２６の基準信号を位相同期させることによ
り、希望するクロック成分以外の成分を除去して受信ク
ロックのみを選び出して出力する。その結果、復調器２
３からの受信データのパターンによらず、アナログＰＬ
Ｌ回路２６からは常に一定の周波数の受信クロックが出
力される。ここで、受信データはシリアルデータであ
り、ＣＰＵで受信データを処理するためには８ビット毎
のデータに区切る必要がある。そのため、受信データの
中には予め、データの判っている固定パターン（同期パ
ターン）が周期的に入っている。この同期パターンを目
安にして受信データと同期した受信クロックの数を数え
ることにより、８ビット毎のデータに区切っている。

【０００５】

【発明が解決しようとする課題】近年、衛星通信の利用
が多くなっており、今後の衛星通信を普及させるために
は端末の価格を抑える必要がある。そのため、最近では
データ通信を行うシステムにおいては、端末の価格を抑
えるためにデュプレックスに代わりシンプレックスで通
信を行うシステムもでてきている。具体的には、チャン
ネルを切り換えるためのシンセサイザを送信時と受信時
で切り換えて使用することにより、シンセサイザを１個
で済ませることができる。しかしながら、シンプレック
スでは送信中はシンセサイザを送信チャンネルに設定す
るため、衛星からの電波は受信できない。その結果、復
調器２３から出力される受信データはでたらめな値とな
り、アナログＰＬＬ回路２６はロックがはずれ、このア
ナログＰＬＬ回路２６から出力される受信クロックもフ
リーランの状態となって受信データと同期しないため、
８ビット毎のデータの区切りが不定になる。よって、再
び衛星からの電波を受信し始めたときは、アナログＰＬ
Ｌ回路２６が受信データにロックし、かつ同期パターン
を検出するまでは８ビット毎のデータの区切りが確定せ
ずに、ＣＰＵで受信データを処理できないといった問題
がある。

【０００６】本発明は上記問題を解決するもので、シン
プレックス方式で受信モードに切り換えた直後からデー
タを処理できるクロック再生装置を提供することを目的
とするものである。

【０００７】

【課題を解決するための手段】上記問題を解決するため
に本発明は、復調器から出力される受信クロック信号を
入力しクロック信号の変化点を検出して第１のパルス信
号を出力する第１のエッジ検出器と、後述する再生クロ
ック信号を入力してクロック信号の変化点を検出して第
２のパルス信号を出力する第２のエッジ検出器と、前記
第１のエッジ検出器からの第１のパルス信号と前記第２
のエッジ検出器からの第２のパルス信号とを入力し第１
のパルス信号の位相が第２のパルス信号の位相よりも進
んでいるときに進み位相差の分だけアクティブになるア
ップ信号を出力する第１のＪＫ−Ｆ／Ｆと、逆に第１の
パルス信号の位相が第２のパルス信号の位相よりも遅れ
ているときに遅れ位相差の分だけアクティブになるダウ
ン信号を出力する第２のＪＫ−Ｆ／Ｆと、前記受信クロ
ック信号の立ち下がりを検出して第３のパルス信号を出
力する第３のエッジ検出器と、前記第３のエッジ検出器
からの第３のパルス信号とＣＰＵからのＨＯＬＤ信号と
を入力し両信号の論理和をとって出力するＯＲゲート
と、前記第１のＪＫ−Ｆ／Ｆからのアップ信号と前記第
２のＪＫ−Ｆ／Ｆからのダウン信号とＯＲゲートの出力
信号とを入力し、アップ信号がアクティブのときにはカ
ウント値をアップしダウン信号がアクティブのときには
カウント値をダウンする一方、ＯＲゲートの出力信号が
アクティブのときには最大カウント値の半分である初期
値をロードする第１のアップダウンカウンタと、前記第
１のアップダウンカウンタのカウント値と前記第３のエ
ッジ検出器からの第３のパルス信号とを入力し第３のパ
ルス信号がアクティブのときに第１のアップダウンカウ
ンタのカウント値を保持するラッチ回路と、ラッチした
カウント値をアナログ信号に変換するＤ／Ａコンバータ
と、前記Ｄ／Ａコンバータのアナログ信号に応じて発振
周波数を変化させる電圧制御発振器と、前記電圧制御発
振器の出力信号を前記復調器からの受信クロック信号と
同じ周波数まで分周して再生クロック信号として出力す
る分周器とを備えたものである。

【０００８】さらに、上記構成に加えて、第１のＪＫ−
Ｆ／Ｆが出力するアップ信号を入力しアップ信号がアク
ティブのときにカウントアップしカウント値が最大にな
ったときに第１のキャリーアップ信号を出力する第１の
カウンタと、第２のＪＫ−Ｆ／Ｆが出力するダウン信号
を入力しダウン信号がアクティブのときにカウントアッ
プしカウント値が最大になったときに第２のキャリーア
ップ信号を出力する第２のカウンタと、第１のキャリー
アップ信号と第２のキャリーアップ信号とを入力し第１
のキャリーアップ信号が第２のキャリーアップ信号より
も先に入力されたときにはカウント値をアップし、逆に
第２のキャリーアップ信号が第１のキャリーアップ信号
よりも先に入力されたときにはカウント値をダウンする
一方、カウント値を第１のアップダウンカウンタの初期
値として出力する第２のアップダウンカウンタとを設け
たものである。

【０００９】さらに、第１のカウンタの代わりに、カウ
ンタの段数がそれぞれ第１のカウンタの半分の段数を持
つ２つのカウンタ、第３のカウンタと第４のカウンタを
縦列に接続し、第３のカウンタのカウント値が最大にな
ったときに出力する第３のキャリーアップ信号と、第４
のカウンタのカウント値が最大になったときに出力する
第４のキャリーアップ信号と、ＣＰＵからの切り換え信
号とを入力しＣＰＵからの切り換え信号に応じて第３の
キャリーアップ信号か、第４のキャリーアップ信号のい
ずれか一方を選択して出力する第１のセレクタと、同じ
く第２のカウンタの代わりに、第５のカウンタと第６の
カウンタを縦列に接続し、第５のキャリーアップ信号と
第６のキャリーアップ信号とＣＰＵからの切り換え信号
とを入力し、ＣＰＵからの切り換え信号に応じて第５の
キャリーアップ信号か、第６のキャリーアップ信号のい
ずれか一方を選択して出力する第２のセレクタと、第１
のセレクタの出力信号と第２のセレクタの出力信号とを
入力し、第１のセレクタの出力信号がアクティブのとき
にはカウント値をアップし、第２のセレクタの出力信号
がアクティブのときにはカウント値をダウンする一方、
カウント値を第１のアップダウンカウンタの初期値とし
て出力する第２のアップダウンカウンタとを設けたもの
である。

【００１０】さらに、第１のＪＫ−Ｆ／Ｆが出力するア
ップ信号と、第２のＪＫ−Ｆ／Ｆが出力するダウン信号
とを入力し両信号の排他的論理和を出力するＥＸ−ＯＲ
ゲートと、ＥＸ−ＯＲゲートの出力信号と第３のエッジ
検出器の出力信号とを入力し両信号が共にアクティブで
あるときに装置全体をリセットするリセット信号を出力
する第４のＪＫ−Ｆ／Ｆとを設けたものである。

【００１１】

【作用】本発明は上記構成により、シンプレックスの衛
星通信装置において、復調器からの受信クロックが断に
なる前にＣＰＵからのＨＯＬＤ信号で第１のアップダウ
ンカウンタのカウント値を保持することにより、送信中
も受信クロックとほぼ同じ周波数と位相をもった再生ク
ロックを出力し続けることができる。

【００１２】さらに、第１のカウンタで進み位相差の総
和をカウントし第２のカウンタで遅れ位相差の総和をカ
ウントし、両カウンタのキャリーアップ信号のうちどち
らが早くアクティブになるかで第２のアップダウンカウ
ンタのカウント値を増減し、そのカウント値を第１のア
ップダウンカウンタの初期値とする。そして、復調器か
らの受信クロックが断になる前にＣＰＵからのＨＯＬＤ
信号で第２のアップダウンカウンタのカウント値を保持
することにより、送信中の再生クロックの位相をより受
信クロックの位相に近づけることができる。

【００１３】さらに、第１のカウンタ及び第２のカウン
タの段数をそれぞれ半分にしたものを２個縦列に接続
し、１番目のカウンタか２番目のカウンタかいずれか一
方のキャリーアップ信号をＣＰＵからの制御信号で選択
して第２のアップダウンカウンタに入力することによ
り、装置が受信クロックにロックするまではカウンタの
段数を小さくしてロックアップタイムを小さくし、ロッ
クした後はカウンタの段数を大きくして分周器から出力
される再生クロックのジッタ（ゆらぎ）を小さくするこ
とができる。

【００１４】さらに、装置が受信クロックの位相と逆の
位相にロックしてしまう（疑似ロック）と第１のＪＫ−
Ｆ／Ｆが出力するアップ信号と第２のＪＫ−Ｆ／Ｆが出
力するダウン信号とが常に相反する極性を示すことか
ら、両信号の排他的論理和信号でもって装置全体をリセ
ットすることにより、装置が疑似ロックするのを防ぐこ
とができる。

【００１５】このことにより、送信から受信に切り換わ
ったときに同期パターンを検出するまで待つこと無し
に、受信に切り換わった直後から受信データを８ビット
毎のデータに区切ることができる。

【００１６】

【実施例】図１は本発明の第１の実施例における衛星通
信装置で使用するブロック再生装置のブロック図であ
る。

【００１７】図１において、１は復調器から出力される
受信クロック信号を入力しクロック信号の変化点を検出
してパルス信号を出力する第１のエッジ検出器、２は後
述する分周器１１からの再生ブロック信号を入力してク
ロック信号の変化点を検出してパルス信号を出力する第
２のエッジ検出器、３は第１のエッジ検出器１からの第
１のパルス信号と第２のエッジ検出器２からの第２のパ
ルス信号とを入力し、第１のパルス信号の位相が第２の
パルス信号の位相よりも進んでいるときに進んで位相差
の分だけアクティブになるアップ信号を出力する第１の
ＪＫ−Ｆ／Ｆ、４は逆に第１のパルス信号の位相が第２
のパルス信号の位相よりも遅れているときに遅れ位相差
の分だけアクティブになるダウン信号を出力する第２の
ＪＫ−Ｆ／Ｆ、５は受信クロック信号の立ち下がりを検
出して第３のパルス信号を出力する第３のエッジ検出
器、６は第３のエッジ検出器５からの第３のパルス信号
とＣＰＵからのＨＯＬＤ信号とを入力して両信号の論理
和をとって出力するＯＲゲート、７は第１のＪＫ−Ｆ／
Ｆ３からのアップ信号と第２のＪＫ−Ｆ／Ｆ４からのダ
ウン信号とＯＲゲート６の出力信号とを入力し、アップ
信号がアクティブのときにはカウント値をアップし、ダ
ウン信号がアクティブのときにはカウント値をダウンす
る一方、ＯＲゲート６の出力信号がアクティブのときに
は最大カウント値の半分である初期値をロードする第１
のアップダウンカウンタ、８は第１のアップダウンカウ
ンタ７のカウント値と第３のエッジ検出器５からの第３
のパルス信号とを入力して第３のパルス信号がアクティ
ブのときに第１のアップダウンカウンタ７のカウント値
を保持するラッチ回路、９はラッチしたカウント値をア
ナログ信号に変換するＤ／Ａコンバータ、１０はＤ／Ａ
コンバータ９のアナログ信号に応じて発振周波数を変化
させる電圧制御発振器、１１は電圧制御発振器１０の出
力信号を復調器からの受信クロック信号と同じ周波数ま
で分周して再生クロック信号として出力する分周器であ
る。

【００１８】次に、上記各構成要素からなる本発明のク
ロック再生装置の動作について説明する。本発明のクロ
ック再生装置は一種のＰＬＬ回路を構成しており、第１
のエッジ検出器１からＤ／Ａコンバータ９まではＰＬＬ
回路の位相比較器を対応している。図５に本発明の第１
の実施例におけるクロック再生装置のうち位相比較部の
動作を表わすタイムチャートを示す。図５は受信クロツ
クの位相が再生クロックの位相よりも進んでいる場合を
示し、図６は逆に受信クロックの位相が再生クロックの
位相よりも遅れている場合を示している。図５，図６か
ら分かるように第１のエッジ検出器１と第２のエッジ検
出器２はそれぞれ受信クロックと再生クロックの立ち上
がりでパルスを出力する。また、第３のエッジ検出器５
は受信クロックの立ち下がりでパルスを出力し、ＯＲゲ
ート６はそれよりも少し遅れてパルスを出力する。第１
のＪＫ−Ｆ／Ｆ３の出力であるアップ信号は受信クロッ
クの位相が再生クロックの位相よりも進んでいる場合に
進み、位相差の分だけアクティブになる。第１のアップ
ダウンカウンタ７はＯＲゲート６の出力パルスが入力さ
れる毎にこの第１のアップダウンカウンタ７の最大カウ
ント値が５１２であればその半分の２５６を初期値とし
てロードし、第１のＪＫ−Ｆ／Ｆ３のアップ信号がアク
ティブの間、システムクロックの立ち上がりでカウント
値がアップする。第１のアップダウンカウンタ７のカウ
ント値は第３のエッジ検出器５の出力パルスによってラ
ッチされるために受信クロックの一周期の間、ラッチ回
路８によってカウント値は保持される。この保持される
カウント値は再生クロックに対する受信クロックの進み
位相差が大きければ大きい程カウント値は大きくなり、
逆に進み位相差が小さければカウンタ値は初期値の２５
６から増加しない。同様に、図６から分かるように、再
生クロックに対する受信クロックの遅れ位相差が大きけ
れば大きい程カウント値は小さくなり、逆に遅れ位相差
が小さければカウンタ値は初期値の２５６から減少しな
い。

【００１９】このカウンタ値をＤ／Ａコンバータ９でア
ナログ信号であるＶＣＯ電圧に変換すると、カウンタ値
が大きい程ＶＣＯ電圧は高く、カウンタ値が小さい程Ｖ
ＣＯ電圧は低くなる。電圧制御発振器１０はＶＣＯ電圧
が高くなれば発振周波数を上げ、逆にＶＣＯ電圧が低く
なれば発振周波数を下げるように働く。分周器１１は電
圧制御発振器１０の発振周波数を受信クロックと同じ周
波数まで分周して再生クロックとして出力する。

【００２０】したがって、受信クロックの位相が再生ク
ロックの位相よりも進んでいるときには第１のアップダ
ウンカウンタ７のカウント値が増加し、ＶＣＯ電圧が高
くなる。それで、電圧制御発振器１０の発振周波数が高
くなり再生クロックの周波数も高くなるため、クロック
１周期当りの位相を考えると再生クロックの位相が進む
ことになり、受信クロックと再生クロックの位相差が縮
まる。逆に、受信クロックの位相が再生クロックの位相
よりも遅れているときには第１のアップダウンカウンタ
７のカウント値が減少し、ＶＣＯ電圧が低くなる。それ
で、電圧制御発振器１０の発振周波数が低くなり再生ク
ロックの周波数も低くなるため、クロック１周期当りの
位相を考えると再生クロックの位相が遅れることにな
り、受信クロックと再生クロックの位相差が縮まる。し
たがって、図５、図６に示すように、本クロック再生装
置は受信クロックの一周期毎に受信クロックと再生クロ
ックの位相差を検出し、その位相差を縮める方向にＶＣ
Ｏ電圧を変化させることによって、受信クロックに同期
した再生クロックを作り出している。

【００２１】次に、受信モードから送信モードになって
復調器からの受信クロックが断になる前に、ＣＰＵから
のＨＯＬＤ信号で第１のアップダウンカウンタ７のカウ
ント値を保持することによりＶＣＯ電圧が固定され、電
圧制御発振器１０の発振周波数も受信クロックにロック
した状態の周波数で一定となる。したがって、送信中も
受信クロックとほぼ同じ周波数と位相をもった再生クロ
ックを出力し続けることができる。

【００２２】次に、復調器から出力される受信クロック
は受信データに含まれているクロック成分を抽出したも
のであるから、受信データが１、０、１、０、と交互に
変化していれば、抽出したクロック信号もジッタ（ゆら
ぎ）を持たないきれいな正弦波として得られる。しか
し、一般的に受信データは１、０の値がランダムに変化
するので、受信データから抽出したクロック信号には本
来のクロック信号の周波数成分の１／ｎ倍（ｎは２以上
の整数）の周波数成分も含まれる。また、受信データの
波形はデータの内容によって必ずしも同じ軌跡をたどら
ないために時間的に見れば波形にゆらぎがある。したが
って、受信データから抽出したクロック信号はジッタを
持った信号となるが、受信データのＣ／Ｎが悪くなった
ときにはクロック信号のジッタが増え、クロック信号で
受信データをサンプリングするときに受信データを誤っ
てサンプリングする頻度が増える。そのため、クロック
再生においてはクロック信号のジッタを取り除く必要が
ある。

【００２３】従来のクロック再生装置では、ジッタを持
ったクロック信号にアナログＰＬＬ回路を位相同期させ
ることにより、希望するクロック成分以外の成分を除去
し受信クロックのみを選び出して出力していた。そのた
め、ジッタを取り除くにはＰＬＬループの応答速度をで
きるだけ遅くしてＰＬＬがジッタに追随せずに、希望す
るクロック信号にのみ追随するようにしなければならな
い。それで、ループの応答速度を決めるループフィルタ
の定数を大きくするが、逆に、ＰＬＬループが希望する
クロック信号にロックするまでの引込時間がかかり過ぎ
るといった問題も発生するためループフィルタの定数に
も限界があり、また、ループフィルタを構成する部品自
体も大きくなってしまう。

【００２４】これに対し、本発明のクロック再生装置は
受信クロックの立ち下がり毎に同クロックの１クロック
の間の位相差を積分してＶＣＯ電圧としている。よっ
て、ジッタにより瞬間的に位相差が変化しても、受信ク
ロックの１クロック以内であれば位相差は平均化されＶ
ＣＯ電圧の変化には現われないため、ジッタを取り除く
ことができる。一方、本クロック再生装置が受信クロッ
クはロックするまでは同クロックの１クロックの間の位
相差を積分しても位相差に常に存在しＶＣＯ電圧の変化
として現れるため、ロックするまでの引込時間がかかり
過ぎるといった問題も発生しない。

【００２５】図２は本発明の第２の実施例におけるクロ
ック再生装置のブロック図で、第１の実施例と同機能の
ものには同符号を付してその説明は省略する。第１のエ
ッジ検出器１から分周器１１まではＯＲゲート６が省か
れている点を除いて第１の実施例と同じである。図２に
おいて、１２は第１のＪＫ−Ｆ／Ｆ３が出力するアップ
信号を入力してアップ信号がアクティブのときにカウン
トアップしカウント値が最大になったときに第１のキャ
リーアップ信号を出力する第１のカウンタ、１３は第２
のＪＫ−Ｆ／Ｆ４が出力するダウン信号を入力してダウ
ン信号がアクティブのときにカウントアップしカウント
値が最大になったときに第２のキャリーアップ信号を出
力する第２のカウンタ、１４は第１のキャリーアップ信
号と第２のキャリーアップ信号とを入力して、第１のキ
ャリーアップ信号が第２のキャリーアップ信号よりも先
に入力されたときにはカウント値をアップし、逆に第２
のキャリーアップ信号が第１のキャリーアップ信号より
も先に入力されたときにはカウント値をダウンする一
方、カウント値を第１のアップダウンカウンタ７の初期
値として出力する第２のアップダウンカウンタである。

【００２６】次に、本発明の第２の実施例におけるクロ
ック再生装置について以下にその動作を説明する。図７
は本発明の第１の実施例におけるクロック再生装置が受
信クロックにロックした後のＶＣＯ電圧の変化を示した
ものである。ＶＣＯ電圧が２．５Ｖのときに再生クロッ
クの周波数と位相が受信クロックのそれに一致すると仮
定すると、理想的には点線で示すようにＶＣＯ電圧は
２．５Ｖで一定のままとなるはずが、受信クロック自体
がジッタを持っていることと、クロック再生装置自体が
ＰＬＬ回路というフィードバックループでもって受信ク
ロックに追随していることとのために、実線で示すよう
なＶＣＯ電圧の変化となる。ＣＰＵからのＨＯＬＤ信号
により、図７におけるＡ点で第１のアップダウンカウン
タ７のカウント値を保持したとすると、ＶＣＯ電圧は
２．５Ｖであるから、再生クロック信号の周波数と位相
は受信クロック信号のそれに一致する。しかし、図７に
おけるＢ点でカウント値を保持したとすると、ＶＣＯ電
圧は２．５Ｖではないので、再生クロック信号の周波数
と位相は受信クロック信号のそれに一致しないために次
第にずれてくる。この問題を解決するためには、第１の
アップダウンカウンタ７のカウント値を単に保持するの
ではなく、常に変動しているＶＣＯ電圧を平均化してお
き、この平均化したＶＣＯ電圧をＣＰＵからのＨＯＬＤ
信号により保持すればよい。

【００２７】本発明の第２の実施例におけるクロック再
生装置で追加した構成要素は上記のＶＣＯ電圧を平均化
するための回路である。以下にその平均化回路の動作を
説明する。

【００２８】図８（ａ）のＶＣＯ電圧の変化を示した図
において、ＶＣＯ電圧を平均化するためには２．５Ｖよ
り上の縦縞の部分の面積と２．５Ｖより下の横縞の部分
の面積を全て積算すればよい。具体的には、縦縞の部分
の面積は第１のＪＫ−Ｆ／Ｆ３の出力であるアップ信号
がアクティブになっている時間である。アップ信号は受
信クロックの位相が再生クロックの位相よりも進んでい
る場合に進み位相差の分だけアクティブになる。逆に、
横縞の部分の面積は第２のＪＫ−Ｆ／Ｆ４の出力である
ダウン信号がアクティブになっている時間である。ダウ
ン信号は受信クロックの位相が再生クロックの位相より
も遅れている場合に遅れて位相差の分だけアクティブに
なる。したがって、第１のＪＫ−Ｆ／Ｆ３のアップ信号
がアクティブのときに第１のカウンタ１２がカウントア
ップして縦縞の部分の面積を積算する。同じく、第２の
ＪＫ−Ｆ／Ｆ４のダウン信号がアクティブのときに第２
のカウンタ１３がカウントアップして横縞の部分の面積
を積算する。そして、第１のカウンタ１２が第２のカウ
ンタ１３よりも先にＦＵＬＬになれば、第２のアップダ
ウンカウンタ１４のカウント値を１つアップし、逆に、
第２のカウンタ１３が第１のカウンタ１２よりも先にＦ
ＵＬＬになれば、第２のアップダウンカウンタ１４のカ
ウント値を１つダウンする。これにより、第２のアップ
ダウンカウンタ１４のカウント値は常に縦縞の部分の面
積と横縞の部分の面積が等しくなるような方向を変化す
る。また、第１のカウンタ１２と第２のカウンタ１３は
第２のアップダウンカウンタ１４のカウント値が変化す
る度にリセットされる。さらに、第２のアップダウンカ
ウンタ１４のカウント値を第１のアップダウンカウンタ
７の初期値として受信クロック信号の立ち下がりでロー
ドする。これにより、第１のアップダウンカウンタ７は
毎回それ以前の平均したＶＣＯ電圧値からスタートする
ため、最小限の変化しかしない。このため、本発明の第
２の実施例におけるクロック再生装置のＶＣＯ電圧の変
化は図８（ｂ）に示すように小さくなる。そして、第２
のアップダウンカウンタ１４のカウント値はそれ以前の
平均したＶＣＯ電圧値を意味するので、ＣＰＵからのＨ
ＯＬＤ信号によりこのカウント値を保持すれば再生クロ
ック信号の位相ずれをさらに小さくすることができる。

【００２９】図３は本発明の第３の実施例におけるクロ
ック再生装置のブロック図である。第１のエッジ検出器
１から分周器１１までと第２のアップダウンカウンタ１
４は第２の実施例と同じ構成である。図３において、１
５，１６，１７，１８はカウンタの段数がそれぞれ第２
の実施例に示す第１のカウンタ１２の半分の段数を持
ち、カウント値がＦＵＬＬになったときにそれぞれ第
３，第４，第５，第６のキャリーアップ信号を出力する
第３，第４，第５，第６のカウンタ、１９はＣＰＵから
の切り換え信号によって第３のキャリーアップ信号か、
第４のキャリーアップ信号のいずれか一方を選択して第
２のアップダウンカウンタ１４に出力する第１のセレク
タ、２０は同じくＣＰＵからの切り換え信号に応じて第
５のキャリーアップ信号か、第６のキャリーアップ信号
のいずれか一方を選択して第２のアップダウンカウンタ
１４に出力する第２のセレクタである。

【００３０】次に、本発明の第３の実施例におけるクロ
ック再生装置について以下にその動作を説明する。第２
の実施例においては、第１、第２のカウンタの段数を大
きくすればするほど再生クロックのジッタは小さくなる
が、逆に、第２のアップダウンカウンタ１４の初期値は
ＶＣＯ電圧が２．５Ｖからスタートするので、仮に電圧
制御発振器の特性のばらつきなどでＶＣＯ電圧が２．８
Ｖで受信クロックにロックするような場合には、第１の
アップダウンカウンタ７により周波数はすぐに受信クロ
ックに同期するが、位相が受信クロックに同期するには
第２のアップダウンカウンタ１４のカウント値がＶＣＯ
電圧に換算して２．８Ｖになるまでかかる。第２のアッ
プダウンカウンタ１４のカウント値は第１または第２の
カウンタ１２，１３がＦＵＬＬになってはじめて１つ変
化するため、カウント値が安定するまでは第１、第２の
カウンタ１２，１３の段数に大きく関係する。したがっ
て、電源投入時や送信モードから受信モードに切り替わ
ったときに、再生クロックの位相が受信クロックの位相
に同期するまでの時間は第１、第２のカウンタの段数１
２，１３に比例して大きくなる。したがって、再生クロ
ックの位相が受信クロックの位相に同期するまではカウ
ンタの段数を小さくしてロックアップタイムを小さく
し、位相が同期した後はカウンタの段数を大きくしてジ
ッタを小さくするように、ＣＰＵからのセレクト信号に
よってカウンタの段数を切り替える。

【００３１】図４は本発明の第４の実施例におけるクロ
ック再生装置のブロック図である。第１のエッジ検出器
１から第２のセレクタ２０までは第３の実施例と同じ構
成である。図４において、２１は第１のＪＫ−Ｆ／Ｆ３
が出力するアップ信号と第２のＪＫ−Ｆ／Ｆ４が出力す
るダウン信号とを入力して両信号の排他的論理和を出力
するＥＸ−ＯＲゲート、２２はＥＸ−ＯＲゲート２１の
出力信号と第３のエッジ検出器５の出力信号とを入力し
て両信号が共にアクティブであるときに装置全体をリセ
ットするリセット信号を出力する第３のＪＫ−Ｆ／Ｆで
ある。

【００３２】次に、本発明の第４の実施例におけるクロ
ック再生装置について以下にその動作を説明する。ま
ず、図９に受信クロックに対する再生クロックの位相差
とＶＣＯ電圧との関係を示す。本発明のクロック再生装
置は位相差をゼロにするようにＶＣＯ電圧を変化させ
る。すなわち、Ｃ点ではＶＣＯ電圧を下げることで位相
差ゼロのＤ点に近づくように動き、逆に、Ｅ点ではＶＣ
Ｏ電圧を上げることで位相差ゼロのＤ点に近づくように
働く。しかし、位相差ゼロのＤ点と同じＶＣＯ電圧のと
ころがＦ点にも存在する。この受信クロックと位相差が
１８０度あるＦ点においてもＰＬＬループがロックして
しまう（疑似ロックという）ことがある。この疑似ロッ
クの状態では、第３のエッジ検出器５の出力パルスがア
クティブのときに、第１または第２のＪＫ−Ｆ／Ｆの出
力が一方は“Ｈ”でもう一方が“Ｌ”になる。正常なロ
ックでは、図５や図６から明らかなように、第１または
第２のＪＫ−Ｆ／Ｆ３，４の出力は共に“Ｌ”である。
このことを利用して第３のエッジ検出器５の出力信号が
アクティブになるときに、第１のＪＫ−Ｆ／Ｆ３が出力
するアップ信号と、第２のＪＫ−Ｆ／Ｆ４が出力するダ
ウン信号の排他的論理和が“Ｈ”になれば装置全体をリ
セットするような信号を出力することにより、ＰＬＬル
ープが疑似ロックするのを防止する。

【００３３】

【発明の効果】以上のように本発明によれば、シンプレ
ックスの衛星通信装置において、受信中はロックアップ
タイムを犠牲にすることなく従来のアナログＰＬＬ以上
にジッタの少ない受信クロックを再生でき、送信中も受
信クロックと同じ周波数と位相をもった再生クロックを
出力し続けることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるクロック再生装
置のブロック図

【図２】本発明の第２の実施例におけるクロック再生装
置のブロック図

【図３】本発明の第３の実施例におけるクロック再生装
置のブロック図

【図４】本発明の第４の実施例におけるクロック再生装
置のブロック図

【図５】本発明の第１の実施例における位相比較部の各
部のタイムチャート

【図６】本発明の第１の実施例における位相比較部の各
部のタイムチャート

【図７】本発明の第１の実施例におけるクロック再生装
置のＶＣＯ電圧の変化を示す図

【図８】（ａ）は本発明の第１の実施例におけるクロッ
ク再生装置のＶＣＯ電圧の変化を示す図（ｂ）は本発明の第２の実施例におけるクロック再生装
置のＶＣＯ電圧の変化を示す図

【図９】本発明のクロック再生装置における位相差とＶ
ＣＯ電圧との関係を示す図

【図１０】従来のクロック再生装置のブロック図

【図１１】従来のクロック再生装置の各部の波形

【符号の説明】

１第１のエッジ検出器２第２のエッジ検出器３第１のＪＫ−Ｆ／Ｆ４第２のＪＫ−Ｆ／Ｆ５第３のエッジ検出器６ＯＲゲート７第１のアップダウンカウンタ８ラッチ回路９Ｄ／Ａコンバータ１０電圧制御発振器１１分周器１２第１のカウンタ１３第２のカウンタ１４第２のアップダウンカウンタ１５第３のカウンタ１６第４のカウンタ１７第５のカウンタ１８第６のカウンタ１９第１のセレクタ２０第２のセレクタ２１ＥＸ−ＯＲゲート２２第３のＪＫ−Ｆ／Ｆ

Claims

【特許請求の範囲】

【請求項１】復調器から出力される受信クロック信号
を入力しクロック信号の変化点を検出して第１のパルス
信号を出力する第１のエッジ検出器と、後述する再生ク
ロック信号を入力してクロック信号の変化点を検出して
第２のパルス信号を出力する第２のエッジ検出器と、前
記第１のエッジ検出器からの第１のパルス信号と前記第
２のエッジ検出器からの第２のパルス信号とを入力し第
１のパルス信号の位相が第２のパルス信号の位相よりも
進んでいるときに進み位相差の分だけアクティブになる
アップ信号を出力する第１のＪＫ−Ｆ／Ｆと、逆に第１
のパルス信号の位相が第２のパルス信号の位相よりも遅
れているときに遅れ位相差の分だけアクティブになるダ
ウン信号を出力する第２のＪＫ−Ｆ／Ｆと、前記受信ク
ロック信号の立ち下がりを検出して第３のパルス信号を
出力する第３のエッジ検出器と、前記第３のエッジ検出
器からの第３のパルス信号とＣＰＵからのＨＯＬＤ信号
とを入力し両信号の論理和をとって出力するＯＲゲート
と、前記第１のＪＫ−Ｆ／Ｆからのアップ信号と前記第
２のＪＫ−Ｆ／Ｆからのダウン信号とＯＲゲートの出力
信号とを入力し、アップ信号がアクティブのときにはカ
ウント値をアップしダウン信号がアクティブのときには
カウント値をダウンする一方、ＯＲゲートの出力信号が
アクティブのときには最大カウント値の半分である初期
値をロードする第１のアップダウンカウンタと、前記第
１のアップダウンカウンタのカウント値と前記第３のエ
ッジ検出器からの第３のパルス信号とを入力し第３のパ
ルス信号がアクティブのときに第１のアップダウンカウ
ンタのカウント値を保持するラッチ回路と、ラッチした
カウント値をアナログ信号に変換するＤ／Ａコンバータ
と、前記Ｄ／Ａコンバータのアナログ信号に応じて発振
周波数を変化させる電圧制御発振器と、前記電圧制御発
振器の出力信号を前記復調器からの受信クロック信号と
同じ周波数まで分周して再生クロック信号として出力す
る分周器とを備えたクロック再生装置。
【請求項２】復調器から出力される受信クロック信号
を入力しクロック信号の変化点を検出して第１のパルス
信号を出力する第１のエッジ検出器と、後述する再生ク
ロック信号を入力してクロック信号の変化点を検出して
第２のパルス信号を出力する第２のエッジ検出器と、前
記第１のエッジ検出器からの第１のパルス信号と前記第
２のエッジ検出器からの第２のパルス信号とを入力し第
１のパルス信号の位相が第２のパルス信号の位相よりも
進んでいるときに進み位相差の分だけアクティブになる
アップ信号を出力する第１のＪＫ−Ｆ／Ｆと、逆に第１
のパルス信号の位相が第２のパルス信号の位相よりも遅
れているときに遅れ位相差の分だけアクティブになるダ
ウン信号を出力する第２のＪＫ−Ｆ／Ｆと、前記受信ク
ロック信号の立ち下がりを検出して第３のパルス信号を
出力する第３のエッジ検出器と、第１のＪＫ−Ｆ／Ｆが
出力するアップ信号を入力してアップ信号がアクティブ
のときにカウントアップしカウント値が最大になったと
きに第１のキャリーアップ信号を出力する第１のカウン
タと、第２のＪＫ−Ｆ／Ｆが出力するダウン信号を入力
してダウン信号がアクティブのときにカウントアップし
カウント値が最大になったときに第２のキャリーアップ
信号を出力する第２のカウンタと、前記第１のキャリー
アップ信号と前記第２のキャリーアップ信号とを入力し
て第１のキャリーアップ信号が第２のキャリーアップ信
号よりも先に入力されたときにはカウント値をアップ
し、逆に第２のキャリーアップ信号が第１のキャリーア
ップ信号よりも先に入力されたときにはカウント値をダ
ウンする一方、カウント値を第１のアップダウンカウン
タの初期値として出力する第２のアップダウンカウンタ
と、前記第１のＪＫ−Ｆ／Ｆからのアップ信号と前記第
２のＪＫ−Ｆ／Ｆからのダウン信号と第２のアップダウ
ンカウンタの出力信号とＣＰＵからのＨＯＬＤ信号とを
入力し、第２のアップダウンカウンタのカウント値を第
１のアップダウンカウンタの初期値として受信クロック
信号の立ち下がりでロードする第１のアップダウンカウ
ンタと、前記第１のアップダウンカウンタのカウント値
と前記第３のエッジ検出器からの第３のパルス信号とを
入力し第３のパルス信号がアクティブのときに第１のア
ップダウンカウンタのカウント値を保持するラッチ回路
と、ラッチしたカウント値をアナログ信号に変換するＤ
／Ａコンバータと、前記Ｄ／Ａコンバータのアナログ信
号に応じて発振周波数を変化させる電圧制御発振器と、
前記電圧制御発振器の出力信号を前記復調器からの受信
クロック信号と同じ周波数まで分周して再生クロック信
号として出力する分周器とを備えたクロック再生装置。
【請求項３】復調器から出力される受信クロック信号
を入力しクロック信号の変化点を検出して第１のパルス
信号を出力する第１のエッジ検出器と、後述する再生ク
ロック信号を入力してクロック信号の変化点を検出して
第２のパルス信号を出力する第２のエッジ検出器と、前
記第１のエッジ検出器からの第１のパルス信号と前記第
２のエッジ検出器からの第２のパルス信号とを入力し第
１のパルス信号の位相が第２のパルス信号の位相よりも
進んでいるときに進み位相差の分だけアクティブになる
アップ信号を出力する第１のＪＫ−Ｆ／Ｆと、逆に第１
のパルス信号の位相が第２のパルス信号の位相よりも遅
れているときに遅れ位相差の分だけアクティブになるダ
ウン信号を出力する第２のＪＫ−Ｆ／Ｆと、前記受信ク
ロック信号の立ち下がりを検出して第３のパルス信号を
出力する第３のエッジ検出器と、第１のＪＫ−Ｆ／Ｆが
出力するアップ信号とＣＰＵからのＨＯＬＤ信号とを入
力してアップ信号がアクティブのときにカウントアップ
しカウント値が最大になったときに第３のキャリーアッ
プ信号を出力する第３のカウンタと、第３のカウンタが
出力する第３のキャリーアップ信号を入力してカウント
アップしカウント値が最大になったときに第４のキャリ
ーアップ信号を出力する第４のカウンタと、第３のキャ
リーアップ信号と第４のキャリーアップ信号とＣＰＵか
らの切り換え信号とを入力しＣＰＵからの切り換え信号
に応じて第３のキャリーアップ信号か第４のキャリーア
ップ信号のいずれか一方を選択して出力する第１のセレ
クタと、第２のＪＫ−Ｆ／Ｆが出力するアップ信号とＣ
ＰＵからのＨＯＬＤ信号とを入力してアップ信号がアク
ティブのときにカウントアップしカウント値が最大にな
ったときに第５のキャリーアップ信号を出力する第５の
カウンタと、第５のカウンタが出力する第４のキャリー
アップ信号を入力してカウントアップしカウント値が最
大になったときに第６のキャリーアップ信号を出力する
第６のカウンタと、第５のキャリーアップ信号と第６の
キャリーアップ信号とＣＰＵからの切り換え信号とを入
力しＣＰＵからの切り換え信号に応じて第５のキャリー
アップ信号か第６のキャリーアップ信号のいずれか一方
を選択して出力する第２のセレクタと、前記第１のセレ
クタの出力信号と第２のセレクタの出力信号とを入力
し、第１のセレクタの出力信号がアクティブのときには
カウント値をアップし、第２のセレクタの出力信号がア
クティブのときにはカウント値をダウンする一方、カウ
ント値を第１のアップダウンカウンタの初期値として出
力する第２のアップダウンカウンタと、前記第１のＪＫ
−Ｆ／Ｆからのアップ信号と前記第２のＪＫ−Ｆ／Ｆか
らのダウン信号と第２のアップダウンカウンタの出力信
号とＣＰＵからのＨＯＬＤ信号とを入力し、第２のアッ
プダウンカウンタのカウント値を第１のアップダウンカ
ウンタの初期値として受信クロック信号の立ち下がりで
ロードする第１のアップダウンカウンタと、前記第１の
アップダウンカウンタのカウント値と前記第３のエッジ
検出器からの第３のパルス信号とを入力し第３のパルス
信号がアクティブのときに第１のアップダウンカウンタ
のカウント値を保持するラッチ回路と、ラッチしたカウ
ント値をアナログ信号に変換するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータのアナログ信号に応じて発振周波
数を変化させる電圧制御発振器と、前記電圧制御発振器
の出力信号を前記復調器からの受信クロック信号と同じ
周波数まで分周して再生クロック信号として出力する分
周器とを備えたクロック再生装置。
【請求項４】第１のＪＫ−Ｆ／Ｆが出力するアップ信
号と第２のＪＫ−Ｆ／Ｆが出力するダウン信号とを入力
して両信号の排他的論理和を出力するＥＸ−ＯＲゲート
と、前記ＥＸ−ＯＲゲートの出力信号と第３のエッジ検
出器の出力信号とを入力して両信号が共にアクティブで
あるときに装置全体をリセットするリセット信号を出力
する第３のＪＫ−Ｆ／Ｆとを備えた請求項３記載のクロ
ック再生装置。