JPH04264741A - 半導体装置のチップ構造 - Google Patents
半導体装置のチップ構造Info
- Publication number
- JPH04264741A JPH04264741A JP3024593A JP2459391A JPH04264741A JP H04264741 A JPH04264741 A JP H04264741A JP 3024593 A JP3024593 A JP 3024593A JP 2459391 A JP2459391 A JP 2459391A JP H04264741 A JPH04264741 A JP H04264741A
- Authority
- JP
- Japan
- Prior art keywords
- terminal pads
- semiconductor chip
- wiring pattern
- semiconductor device
- pad
- Prior art date
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- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のチップ構造
に関する。ＬＳＩで代表される半導体装置は入出力用の
端子数が近年益々増加する傾向にある。このため、半導
体装置のチップ（以下半導体チップと呼ぶ）上に設けら
れる端子パッド相互間の間隔もその影響を受けて縮小の
一途を辿っている。一方，半導体チップは端子数の増加
に比例してそのサイズを大きくすることができないので
、端子数が増加すれば端子パッド相互間の間隔が狭くな
るのは当然である。しかしながら、この端子パッド相互
間の間隔（以下パッド間隔と呼ぶ）が或る限度以下にな
ると端子間でショート（短絡）事故が発生するのでこの
パッド間隔は無闇に縮小することはできない。本発明は
この問題を解決する手段を提供するものである。
に関する。ＬＳＩで代表される半導体装置は入出力用の
端子数が近年益々増加する傾向にある。このため、半導
体装置のチップ（以下半導体チップと呼ぶ）上に設けら
れる端子パッド相互間の間隔もその影響を受けて縮小の
一途を辿っている。一方，半導体チップは端子数の増加
に比例してそのサイズを大きくすることができないので
、端子数が増加すれば端子パッド相互間の間隔が狭くな
るのは当然である。しかしながら、この端子パッド相互
間の間隔（以下パッド間隔と呼ぶ）が或る限度以下にな
ると端子間でショート（短絡）事故が発生するのでこの
パッド間隔は無闇に縮小することはできない。本発明は
この問題を解決する手段を提供するものである。
【０００２】
【従来の技術】図３は半導体チップの一構造例を示す模
式的斜視図、図４（ａ） と（ｂ） と（ｃ） は従来
の半導体チップの製造工程とその構造を示す模式的要部
側断面図である。
式的斜視図、図４（ａ） と（ｂ） と（ｃ） は従来
の半導体チップの製造工程とその構造を示す模式的要部
側断面図である。
【０００３】図３に示すように、これら半導体チップ３
０は、通常，円板型のウェハー８０上に互いに密接する
形で形成される。そして半導体チップ３０としての機能
を付加した後にそれぞれが実線で示すように切り離され
て半導体装置のパッケージ（図示せず）に搭載される。
０は、通常，円板型のウェハー８０上に互いに密接する
形で形成される。そして半導体チップ３０としての機能
を付加した後にそれぞれが実線で示すように切り離され
て半導体装置のパッケージ（図示せず）に搭載される。
【０００４】これら従来の半導体チップ３０は、図４（
ａ） と（ｂ） と（ｃ） に示すように、その一方の
面側にのみ端子パッド（表面端子パッド１６）が設けら
れている。以下この半導体チップ３０の製造工程とその
構造について図４（ａ） と（ｂ） と（ｃ） を用い
て説明する。 ■ 第１工程〔図４（ａ） 参照〕例えばシリコン等
で構成された基体部１の上に、金属蒸着等によって最下
層配線パターン１８を形成する。 ■ 第２工程〔図４（ａ） 参照〕次は、この基体部
１の上に中間層配線パターン１３Ｂを備えた中間層３を
積層する。この中間層配線パターン１３Ｂは通常金属蒸
着法によって形成するが、メッキ等の手段によってこれ
を形成することも可能である。この中間層配線パターン
１３Ｂを保持する部分は基体部１と同様にシリコンによ
って構成されている。 ■ 第３工程〔図４（ｂ） 参照〕同様の手段で中間
層３と中間層配線パターン１３Ｂを順次積層する。最上
層部分の中間層３の上面には表面側配線パターン１３Ａ
が形成される。 ■ 第４工程〔図４（ｂ） 参照〕中間層３の積層工
程が全て終了するとその上をシリコンより成る表面層４
で覆う。 ■ 第５工程〔図４（ｂ） 参照〕紫外線領域のレー
ザ光線等を表面層４の上から局部的に照射して、表面層
４から表面側配線パターン１３Ａに達するビア形成孔１
４を形成する。 ■ 第６工程〔図４（ｃ） 参照〕ビア形成孔１４の
中にビア１５を形成し、さらにその上に表面端子パッド
１６を形成する。これによって半導体チップ３０は完成
する。図中、Ｐは互いに隣接する表面端子パッド１６間
のパッド間隔を示す。
ａ） と（ｂ） と（ｃ） に示すように、その一方の
面側にのみ端子パッド（表面端子パッド１６）が設けら
れている。以下この半導体チップ３０の製造工程とその
構造について図４（ａ） と（ｂ） と（ｃ） を用い
て説明する。 ■ 第１工程〔図４（ａ） 参照〕例えばシリコン等
で構成された基体部１の上に、金属蒸着等によって最下
層配線パターン１８を形成する。 ■ 第２工程〔図４（ａ） 参照〕次は、この基体部
１の上に中間層配線パターン１３Ｂを備えた中間層３を
積層する。この中間層配線パターン１３Ｂは通常金属蒸
着法によって形成するが、メッキ等の手段によってこれ
を形成することも可能である。この中間層配線パターン
１３Ｂを保持する部分は基体部１と同様にシリコンによ
って構成されている。 ■ 第３工程〔図４（ｂ） 参照〕同様の手段で中間
層３と中間層配線パターン１３Ｂを順次積層する。最上
層部分の中間層３の上面には表面側配線パターン１３Ａ
が形成される。 ■ 第４工程〔図４（ｂ） 参照〕中間層３の積層工
程が全て終了するとその上をシリコンより成る表面層４
で覆う。 ■ 第５工程〔図４（ｂ） 参照〕紫外線領域のレー
ザ光線等を表面層４の上から局部的に照射して、表面層
４から表面側配線パターン１３Ａに達するビア形成孔１
４を形成する。 ■ 第６工程〔図４（ｃ） 参照〕ビア形成孔１４の
中にビア１５を形成し、さらにその上に表面端子パッド
１６を形成する。これによって半導体チップ３０は完成
する。図中、Ｐは互いに隣接する表面端子パッド１６間
のパッド間隔を示す。
【０００５】
【発明が解決しようとする課題】以上説明したように、
従来の半導体チップ３０は、表面端子パッド１６がその
一方の面側にのみ設けられていることから、この端子パ
ッド１６の数が多くなると必然的にパッド間隔Ｐが狭く
なる。 このパッド間隔Ｐが狭くなると互いに隣接して設けられ
ている端子パッド１６同士の間で短絡事故（ショート事
故）が発生し易くなるのは当然である。
従来の半導体チップ３０は、表面端子パッド１６がその
一方の面側にのみ設けられていることから、この端子パ
ッド１６の数が多くなると必然的にパッド間隔Ｐが狭く
なる。 このパッド間隔Ｐが狭くなると互いに隣接して設けられ
ている端子パッド１６同士の間で短絡事故（ショート事
故）が発生し易くなるのは当然である。
【０００６】また、この半導体チップ３０は、基体部１
に誘電率の高いシリコン単結晶体を用いていることから
伝播速度が遅いという基本的な欠陥を持っている。実際
の回路配線における伝播速度の遅延は、配線周囲の誘電
体と空気等が関係して決まる実効的な誘電率が低い程、
遅延が少なくなって高速な信号伝播が行えることは周知
の通りである。
に誘電率の高いシリコン単結晶体を用いていることから
伝播速度が遅いという基本的な欠陥を持っている。実際
の回路配線における伝播速度の遅延は、配線周囲の誘電
体と空気等が関係して決まる実効的な誘電率が低い程、
遅延が少なくなって高速な信号伝播が行えることは周知
の通りである。
【０００７】本発明はこの二つの問題を解決するために
なされたもので、実効的な誘電率を低くし、かつ端子導
体（端子パッド）の配置の余裕度を向上させた半導体装
置のチップ構造を実現しようとする。
なされたもので、実効的な誘電率を低くし、かつ端子導
体（端子パッド）の配置の余裕度を向上させた半導体装
置のチップ構造を実現しようとする。
【０００８】
【課題を解決するための手段】本発明による半導体チッ
プ２０は、図１に示すように、外部回路に接続される複
数の表面端子パッド１６と裏面端子パッド１７を基体部
１の表面と裏面に装備するとともに、少なくともその表
面側に前記基体部１よりも誘電率の小さい構造体５を配
置した形になっている。
プ２０は、図１に示すように、外部回路に接続される複
数の表面端子パッド１６と裏面端子パッド１７を基体部
１の表面と裏面に装備するとともに、少なくともその表
面側に前記基体部１よりも誘電率の小さい構造体５を配
置した形になっている。
【０００９】
【作用】この半導体チップ２０は、外部回路に接続され
る複数の表面端子パッド１６と裏面端子パッド１７を基
体部１の表面と裏面に分離した形で装備していることか
ら、結果的に表面端子パッド１６の配置領域が２倍に広
がったことになる。このため、或る一方の面側のみに端
子パッドを備えた従来の半導体チップ〔図４参照〕に比
してパッド間隔Ｐをより大きくすることができる。従っ
てこの半導体チップ２０の場合は短絡事故が殆ど発生し
ない。
る複数の表面端子パッド１６と裏面端子パッド１７を基
体部１の表面と裏面に分離した形で装備していることか
ら、結果的に表面端子パッド１６の配置領域が２倍に広
がったことになる。このため、或る一方の面側のみに端
子パッドを備えた従来の半導体チップ〔図４参照〕に比
してパッド間隔Ｐをより大きくすることができる。従っ
てこの半導体チップ２０の場合は短絡事故が殆ど発生し
ない。
【００１０】
【実施例】以下実施例図に基づいて本発明を詳細に説明
する。図１（ａ） と（ｂ） と（ｃ） と（ｄ） 及
び（ｅ） は本発明による半導体チップの構造とその製
造工程を示す模式的要部側断面図、図２（ａ） と（ｂ
） は本発明の一変形例を示す模式的要部側断面図であ
るが、前記図３，図４と同一部分にはそれぞれ同一符号
を付している。
する。図１（ａ） と（ｂ） と（ｃ） と（ｄ） 及
び（ｅ） は本発明による半導体チップの構造とその製
造工程を示す模式的要部側断面図、図２（ａ） と（ｂ
） は本発明の一変形例を示す模式的要部側断面図であ
るが、前記図３，図４と同一部分にはそれぞれ同一符号
を付している。
【００１１】本発明による半導体チップ２０は、図１（
ａ） と（ｂ） と（ｃ） と（ｄ） 及び（ｅ） に
示すように、外部回路（図示せず）に接続される複数の
表面端子パッド１６と裏面端子パッド１７を基体部１の
表面と裏面に装備するとともに、少なくともその表面側
に前記基体部１よりも誘電率の小さい有機高分子材料，
例えばポリイミド樹脂等より成る構造体５を配置した形
になっている。
ａ） と（ｂ） と（ｃ） と（ｄ） 及び（ｅ） に
示すように、外部回路（図示せず）に接続される複数の
表面端子パッド１６と裏面端子パッド１７を基体部１の
表面と裏面に装備するとともに、少なくともその表面側
に前記基体部１よりも誘電率の小さい有機高分子材料，
例えばポリイミド樹脂等より成る構造体５を配置した形
になっている。
【００１２】以下この半導体チップ２０の製造工程につ
いて説明する。 ■ 第１工程〔図１（ａ） 参照〕シリコン等で構成
された基体部１に裏面パッド形成孔２を形成する。この
裏面パッド形成孔２は紫外線領域のレーザ光線等を局部
的に照射することによって形成される。 ■ 第２工程〔図１（ｂ） 参照〕前記基体部１の面
上に、前記裏面パッド形成孔２を含む形で裏面側配線パ
ターン１３ｃを金属蒸着法等を用いて形成する。これに
よって前記裏面パッド形成孔２の中には裏面端子導体１
２が形成される。 ■ 第３工程〔図１（ｃ） 参照〕裏面側配線パター
ン１３ｃが形成された基体部１の上に中間層配線パター
ン１３Ｂが少なくともその一方の面に形成された中間層
３を順次積層する。 ■ 第４工程〔図１（ｃ） 参照〕中間層３の積層が
全て終了すると、その上に表面側配線パターン１３Ａを
形成する。その後、これら全体を覆う形で構造体５を配
置する。 ■ 第５工程〔図１（ｃ） 参照〕次に構造体５の表
面から前記表面側配線パターン１３Ａに達するビア形成
孔１４を形成する。 ■ 第６工程〔図１（ｄ） 参照〕その後このビア形
成孔１４を埋める形でビア１５を設け、さらにその上に
表面端子パッド１６を形成する。 ■ 第７工程〔図１（ｄ） 参照〕次は基体部１の裏
面側を研磨加工等によりカット面Ｋ（図中点線で示す）
まで削り取る。この研磨加工によって裏面端子導体１２
は基体部１から露出する。 ■ 第８工程〔図１（ｅ） 参照〕裏面端子導体１２
の上に金属蒸着法等を用いて裏面端子パッド１７を形成
する。この裏面端子パッド１７を設けたことによって、
当該半導体チップ２０はその表面と裏面にそれぞれ表面
端子パッド１６と裏面端子パッド１７を備えることにな
る。
いて説明する。 ■ 第１工程〔図１（ａ） 参照〕シリコン等で構成
された基体部１に裏面パッド形成孔２を形成する。この
裏面パッド形成孔２は紫外線領域のレーザ光線等を局部
的に照射することによって形成される。 ■ 第２工程〔図１（ｂ） 参照〕前記基体部１の面
上に、前記裏面パッド形成孔２を含む形で裏面側配線パ
ターン１３ｃを金属蒸着法等を用いて形成する。これに
よって前記裏面パッド形成孔２の中には裏面端子導体１
２が形成される。 ■ 第３工程〔図１（ｃ） 参照〕裏面側配線パター
ン１３ｃが形成された基体部１の上に中間層配線パター
ン１３Ｂが少なくともその一方の面に形成された中間層
３を順次積層する。 ■ 第４工程〔図１（ｃ） 参照〕中間層３の積層が
全て終了すると、その上に表面側配線パターン１３Ａを
形成する。その後、これら全体を覆う形で構造体５を配
置する。 ■ 第５工程〔図１（ｃ） 参照〕次に構造体５の表
面から前記表面側配線パターン１３Ａに達するビア形成
孔１４を形成する。 ■ 第６工程〔図１（ｄ） 参照〕その後このビア形
成孔１４を埋める形でビア１５を設け、さらにその上に
表面端子パッド１６を形成する。 ■ 第７工程〔図１（ｄ） 参照〕次は基体部１の裏
面側を研磨加工等によりカット面Ｋ（図中点線で示す）
まで削り取る。この研磨加工によって裏面端子導体１２
は基体部１から露出する。 ■ 第８工程〔図１（ｅ） 参照〕裏面端子導体１２
の上に金属蒸着法等を用いて裏面端子パッド１７を形成
する。この裏面端子パッド１７を設けたことによって、
当該半導体チップ２０はその表面と裏面にそれぞれ表面
端子パッド１６と裏面端子パッド１７を備えることにな
る。
【００１３】以上の説明から明らかなように、この半導
体チップ２０は、その表裏両面に端子パッド１６と１７
を装備している。さらにこの半導体チップ２０は、基体
部１の構成材料（シリコン）よりも誘電率の小さいポリ
イミド樹脂等を主体とする構造体（ポリイミド樹脂にセ
ラミック粉末等を混入して強靱性を増加させたもの）５
を中間層３の上に装備しているので、誘電率損による信
号伝播速度の遅延現象が少なくなる。なお、この実施例
では、当該構造体５を表面側だけに配置した形になって
いるが、この構造体５を半導体チップ２０の表面と裏両
の両面に配置するようにしても良い。
体チップ２０は、その表裏両面に端子パッド１６と１７
を装備している。さらにこの半導体チップ２０は、基体
部１の構成材料（シリコン）よりも誘電率の小さいポリ
イミド樹脂等を主体とする構造体（ポリイミド樹脂にセ
ラミック粉末等を混入して強靱性を増加させたもの）５
を中間層３の上に装備しているので、誘電率損による信
号伝播速度の遅延現象が少なくなる。なお、この実施例
では、当該構造体５を表面側だけに配置した形になって
いるが、この構造体５を半導体チップ２０の表面と裏両
の両面に配置するようにしても良い。
【００１４】図２（ａ） と（ｂ） は本発明の一変形
例を示す図であって、図２（ａ） は構造体５の中に銅
製の金属網等より成るシールド層５１を設けた構造にな
っている。構造体５の中にシールド層５１が設けられて
いると、外部からの電磁波による影響が無くなるので、
この半導体チップ２０Ａの動作は著しく安定したものと
なる。また、図２（ｂ） は構造体５の中に増設配線パ
ターン６０を配置した形になっている。この増設配線パ
ターン６０は主として端子パッド１６，１７の増加分対
応に設けられるもので、この増設配線パターン６０を設
けたことによって半導体チップ２０Ｂの回路構成は大幅
に拡張される。
例を示す図であって、図２（ａ） は構造体５の中に銅
製の金属網等より成るシールド層５１を設けた構造にな
っている。構造体５の中にシールド層５１が設けられて
いると、外部からの電磁波による影響が無くなるので、
この半導体チップ２０Ａの動作は著しく安定したものと
なる。また、図２（ｂ） は構造体５の中に増設配線パ
ターン６０を配置した形になっている。この増設配線パ
ターン６０は主として端子パッド１６，１７の増加分対
応に設けられるもので、この増設配線パターン６０を設
けたことによって半導体チップ２０Ｂの回路構成は大幅
に拡張される。
【００１５】以上説明したように、本発明による半導体
チップは、表裏両面に端子パッド１６および１７を装備
しているので、パッド間隔に余裕が生じ、この余裕によ
ってこれら端子パッド１６，１７相互間のパッド間隔Ｐ
を従来よりも広くすることができる。このため、端子パ
ッド同士が半導体装置の実装作業中に短絡事故を起こす
危険性が無い。また、この半導体チップは表面部分に誘
電率の小さい構造体５を備えているので、従来のものよ
りも信号伝播速度が速い。
チップは、表裏両面に端子パッド１６および１７を装備
しているので、パッド間隔に余裕が生じ、この余裕によ
ってこれら端子パッド１６，１７相互間のパッド間隔Ｐ
を従来よりも広くすることができる。このため、端子パ
ッド同士が半導体装置の実装作業中に短絡事故を起こす
危険性が無い。また、この半導体チップは表面部分に誘
電率の小さい構造体５を備えているので、従来のものよ
りも信号伝播速度が速い。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
による半導体チップは、表裏両面に端子パッドを備えて
いることから、パッド間隔を従来よりも広くすることが
できるので、端子パッド間の短絡事故が発生しにくい。 さらにこの半導体チップは、誘電率の小さい材料で構成
された構造体を表面部分に備えているので信号伝播速度
が従来のものに比して速い。
による半導体チップは、表裏両面に端子パッドを備えて
いることから、パッド間隔を従来よりも広くすることが
できるので、端子パッド間の短絡事故が発生しにくい。 さらにこの半導体チップは、誘電率の小さい材料で構成
された構造体を表面部分に備えているので信号伝播速度
が従来のものに比して速い。
【図面の簡単な説明】
【図１】 本発明による半導体チップの構造とその製
造工程を示す模式的要部側断面図である。
造工程を示す模式的要部側断面図である。
【図２】 本発明の一変形例を示す模式的要部側断面
図である。
図である。
【図３】 半導体チップの一構造例を示す模式的斜視
図である。
図である。
【図４】 従来の半導体チップの製造工程とその構造
を示す模式的要部側断面図である。
を示す模式的要部側断面図である。
１ 基体部
２ 裏面パッド形成孔 ３ 中間層
４ 表面層５ 構造体
１
２ 裏面端子導体 １３Ａ 表面側配線パターン
１３Ｂ 中間層配線パターン １３Ｃ 裏面側配線パターン
１４ ビア形成孔 １５ ビア
１６ 表面端子パッド １７ 裏面端子パッド
１８ 最下層配線パターン ２０，２０Ａ，２０Ｂ，３０ 半導体チップ
５１ シールド層 ６０ 増設配線パターン
８０ ウェハーＫ カット面
Ｐ パ
ッド間隔
２ 裏面パッド形成孔 ３ 中間層
４ 表面層５ 構造体
１
２ 裏面端子導体 １３Ａ 表面側配線パターン
１３Ｂ 中間層配線パターン １３Ｃ 裏面側配線パターン
１４ ビア形成孔 １５ ビア
１６ 表面端子パッド １７ 裏面端子パッド
１８ 最下層配線パターン ２０，２０Ａ，２０Ｂ，３０ 半導体チップ
５１ シールド層 ６０ 増設配線パターン
８０ ウェハーＫ カット面
Ｐ パ
ッド間隔
Claims (3)
- 【請求項１】 複数の端子パッドを装備してなる半導
体装置のチップ構造において、外部回路に接続される複
数の表面端子パッド（１６）と裏面端子パッド（１７）
を基体部（１） の表面と裏面に装備すると共に、少な
くともその表面側に前記基体部（１） よりも誘電率の
小さい構造体（５） を配置してなることを特徴とする
半導体装置のチップ構造。 - 【請求項２】 前記構造体（５） の内部にシールド
層（５１）を配置してなることを特徴とする請求項１記
載の半導体装置のチップ構造。 - 【請求項３】 前記構造体（５） の内部に増設配線
パターン（６０）を配置してなることを特徴とする請求
項１記載の半導体装置のチップ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024593A JPH04264741A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置のチップ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024593A JPH04264741A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置のチップ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04264741A true JPH04264741A (ja) | 1992-09-21 |
Family
ID=12142456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024593A Withdrawn JPH04264741A (ja) | 1991-02-19 | 1991-02-19 | 半導体装置のチップ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04264741A (ja) |
-
1991
- 1991-02-19 JP JP3024593A patent/JPH04264741A/ja not_active Withdrawn
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