JPH04264838A

JPH04264838A - リタイミング信号の選択方法、リタイミング信号の抽出方法及びリタイミング信号生成装置

Info

Publication number: JPH04264838A
Application number: JP3270550A
Authority: JP
Inventors: Frank D Ferraiolo; フランク・デービッド・フェライオロ; John E Gersbach; ジョン・エドウィン・ゲルスバッハ; Ilya I Novof; イリヤ・ヨセフォビッチ・ノブオフ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-10-09
Filing date: 1991-09-24
Publication date: 1992-09-21
Anticipated expiration: 2010-10-11
Also published as: EP0480165A3; JPH0795732B2; US5185768A; EP0480165A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に通信システム、情
報及びデータ処理システムに関し、より具体的には、受
信される直列データ・ストリームからリタイミング信号
を抽出するディジタルＰＬＬ（位相ロック・ループ）回
路に関する。

【０００２】

【従来の技術】ＰＬＬは、多くのデータ通信ネットワー
クにおいて、重要な構成要素である。ネットワークを通
じて伝送され且つ遠隔ステーションにより受信されるデ
ータ信号のクロックと周波数と位相が一致するようなク
ロック信号を当該ステーションで、ローカルに保持する
のに、ＰＬＬが用いられる。ＶＣＯで生成した信号と受
信データから再生されたクロック信号との間の差がモニ
タされ、これに応じてＶＣＯ信号の位相と周波数が適応
されて受信データ信号の位相と周波数に”ロック”され
る。

【０００３】集積回路（ＬＳＩ及びＶＬＳＩ）の性能、
速度及び信頼性が向上すると同時にそのサイズ及びコス
トが削減するにつれて、これをディジタル領域における
ＰＬＬの実現に利用しようという関心が強くなってきた
。ディジタル・システムに関連する明白な利点は別とし
て、ディジタル版のＰＬＬ（ＤＰＬＬ）は、そのアナロ
グ版に関連する問題を幾分か緩和している。すなわち、
ノイズとパラメータの変動に対する感度、上位ループを
構築する際の困難性、そしてシステムに依存するような
初期キャリブレーション及び周期的調節の必要性、とい
う問題である。様々なディジタルＰＬＬ回路が文献に記
載されている。初期のものとしては、Ｗ．Ｃ．Ｌｉｎｄ
ｓｅｙ　　ｅｔ　　ａｌ．，”Ｓｕｒｖｅｙ　　ｏｆ　
　ＤｉｇｉｔａｌＰｈａｓｅ　　Ｌｏｃｋｅｄ　　Ｌｏ
ｏｐｓ”、ＩＥＥＥ会報、Ｖｏｌ．６９，Ｎｏ．４，１
９８１年４月、４１０−４３１ページが挙げられる。

【０００４】データ・ジッタ（予期しない箇所で生じる
有効な遷移）及びノイズ（無効な遷移）は高速データ通
信リンクにおいては重要な問題となりうる。ＤＰＬＬ回
路設計に伴うこれらの問題に対する１つのアプローチが
、米国特許第４６７７６４８号に見い出される。この特
許によると、所定周波数のローカル発振器クロック信号
がアナログ遅延チェーンに供給される。このチェーンは
２重の機能を有し、その１つの機能はデータ信号及びロ
ーカルに生成されたクロック信号の間の位相オフセット
を決定するためのものであり、もう１つの機能は位相シ
フトされた信号を得るためのものである。データ信号の
遷移発生時に、評価手段は、位相オフセット表示として
２レベルのタップ信号値を得ると共に、出力クロック信
号として遅延回線タップ信号のうちの一つを選択する適
当な位相選択信号を生成する。この評価手段は、各デー
タ・エッジ遷移において出力クロック信号を直ちに訂正
するものであり、エンコーダ及び索引テーブルを有する
のが普通である。前記米国特許第４６７７６４８号の技
法はジッタ状態において或る程度の成功を収めたとはい
え、特に高いジッタ環境においてはノイズと有効なデー
タ遷移とを区別することが困難であるという問題に遭遇
する。

【０００５】

【発明が解決しようとする課題】従って、本発明の目的
は、現行のディジタル・データ・リタイミング回路の動
作に制約があることに着目し、これを解消するようにし
たＤＰＬＬクロック抽出技法、特に高いジッタ条件下及
び高ノイズ条件下の両方または一方で、高精度のデータ
・リタイミングを許容するＤＰＬＬクロック抽出技法を
提供することにある。

【０００６】

【課題を解決するための手段】簡単に説明すると、本発
明の１つの側面は、受信した直列データ・ストリームの
ためのリタイミング信号を複数の位相の異なるローカル
・クロック信号から選択する方法に係る。この方法は、
直列データ・ストリームのＭ個のデータ・エッジ遷移を
時間的にソートする段階と、Ｍ個のソートされたデータ
・エッジ遷移のうち最小数のものと時間的に一致する複
数のローカル・クロック信号からリタイミング信号を選
択する段階とを有する。ひとつの拡張版、すなわち最初
のリタイミング信号を後で選択するというものにおいて
は、この方法は、直列データ・ストリームのＮ個の追加
のデータ・エッジ遷移を時間的にソートする段階と、複
数のローカル・クロック信号から新しいリタイミング信
号を選択して、この新しいリタイミング信号がＮ個（ま
たはＭ＋Ｎ個）のソートされたデータ・エッジ遷移のう
ち最小数のものに一致するようにする段階とを有する。

【０００７】他の側面では、本発明は、直列データ・ス
トリームのためのリタイミング信号を選択する装置に係
る。直列データ・ストリームを受け取るように結合され
ているデータ・エッジ・ソーティング回路は、直列デー
タ・ストリームの複数のデータ・エッジ遷移を位相につ
いてソートするように動作する。位相の異なる複数のロ
ーカル・クロック信号を生じる生成手段が設けられ、そ
こからリタイミング信号が選択される。積分手段はソー
トされたデータ・エッジ遷移を受信するようにデータ・
エッジ・ソーティング回路に結合され、比較手段は生成
された複数のローカル・クロック信号を積分されたデー
タ・エッジ遷移と比較することにより当該ローカル・ク
ロック信号から適正なリタイミング・クロック位相を識
別するように積分手段に結合される。ある実施例では、
比較手段はクロック選択ロジックから成り、積分手段は
時間スロット・カウンタを含み、さらに関連する時間ス
ロット・カウンタ値は適合するリタイミング・クロック
の位相を識別するためにこのクロック選択ロジックに出
力される。

【０００８】本発明の技法は、方法又は装置を問わず、
予め選択された数のデータ・エッジ遷移のヒストグラム
を作成し、これを使用してローカルに利用可能な複数の
ＤＰＬＬクロック信号から適当なデータ・リタイミング
信号を選択することに特徴がある。このヒストグラムは
Ｎ個のデータ・エッジ・ソートの後にその都度再検査さ
れ、それを基に新しいデータ・エッジ・リタイミング信
号が選択される。ここに述べる積分アプローチをもって
すれば、高いジッタと高ノイズの双方又はいずれか一方
の条件下でさえ、正確なデータ・リタイミングができる
。この技法は高速のアプリケーションにふさわしく、ハ
ードウェア形態として実現することができるし、ハード
ウェアとソフトウェアの結合形態としても実現すること
ができる。

【０００９】

【実施例】前述のように、本発明は、直列データ・スト
リームのリタイミングに使用するために、異なる位相を
有するローカルに生成された複数のクロック信号から適
切なクロック信号を選択する積分技法に係る。本技法は
、複数のソートされたデータ・エッジ遷移の積分と周期
的な分析をその基礎としている。リタイミング・クロッ
クの選択は、各Ｎ個のデータ・エッジ遷移ソートが行わ
れた後にその都度再評価されることが望ましい。結果的
なデータ・エッジ・ヒストグラムは、全てのソートされ
た遷移の累積、または最後にソートされたＮ個の遷移の
単なる累積でありうる。

【００１０】データ・リタイミング回路１０の一般化さ
れた実施例が、図１に示される。リタイミング回路１０
は、ディジタルＰＬＬ回路（ＤＰＬＬ）１２、クロック
位相生成器１４、マルチプレクサ１６及びエッジ・トリ
ガ式Ｄラッチ１８を有する。前述のようにＤＰＬＬは従
来技術として周知であるため、ここではその詳細には立
ち入らないことにする。動作について説明すると、リタ
イムされ且つそれに続いて直列化がなされるべきクロッ
ク信号とデータ信号の直列ストリームは、ＤＰＬＬフロ
ントエンド回路１５の入力に結合される線１３において
受信される。ＤＰＬＬフロントエンド回路１５は、ＤＰ
ＬＬ１２を適当に分割することによって構成される。線
１７を介して、回路１５はクロック位相生成器１４から
異なる位相を有する複数のクロック信号を受け取る。生
成器１４及び回路１５の構成要素は、ローカル・クロッ
ク生成器、クロック遅延線及びデータ・エッジ・ソーテ
ィング回路を有する。このような構成要素は、米国特許
第４６７７６４８号に述べられている。

【００１１】ＤＰＬＬフロントエンド回路１５は、その
データ・エッジ・ソーティング回路（図２参照）を通し
て、複数のパルス信号Ｃ（１），Ｃ（２）．．．Ｃ（Ｓ
−１）及びＣ（Ｓ）をこれと同数の線１９に出力し、こ
れらは選択訂正クロック回路２０に接続される。回路１
５及び２０は、図１の破線に示すように実質的にＤＰＬ
Ｌ回路から構成される。回路１５からのＳ個の出力Ｃ（
１），Ｃ（２）．．．Ｃ（Ｓ−１）及びＣ（Ｓ）はＤＰ
ＬＬローカル・クロックに関連する離散的な時間間隔を
表している。ある時間間隔の前縁は、正確に先行する間
隔の後縁において発生する。直列ストリームの各データ
・エッジ遷移ごとのパルス信号は、対応するＳ出力のう
ちのひとつに供給され、ＤＰＬＬローカル・クロックに
関する遷移の時間的な位置を示す。

【００１２】選択訂正クロック回路２０は、周波数は同
一であるが位相が異なるような複数のローカル・クロッ
クから、データ・リタイミングに用いる適当なローカル
・クロック位相を選択する。本発明は、特にこのＤＰＬ
Ｌ機能に向けられている。再度本発明に従って、クロッ
ク選択はソートされたデータ・エッジ遷移の予定数の分
配履歴の解析に基づいて行われる。選択されたクロック
信号の識別内容は、線２１を介してＤＰＬＬ１２からマ
ルチプレクサ１６に出力されるが、このマルチプレクサ
はその入力としてクロック位相生成器１４によって生ぜ
られた異なる位相を有する複数のローカル・クロック信
号を（線２３において）受信する。マルチプレクサ１６
の（線２５における）出力は、エッジ・トリガ式データ
・ラッチ１８のクロック入力”Ｃ”に供給される。ラッ
チ１８への第二のデータ入力”Ｄ”は、直列データ・ス
トリームを受信するために線１３に接続されている。デ
ータはクロックの前縁又は後縁のいずれかをもってラッ
チされる。リタイムされたデータは、線２７を介してラ
ッチ１８から直列化回路（図示せず）に出力される。

【００１３】以下図２を参照して、本発明、特に選択訂
正クロック回路２０を詳述する。

【００１４】前述のように、ＤＰＬＬフロントエンド回
路１５内のデータ・エッジ・ソーティング回路３０は、
生成器１４によって生ぜられたＤＰＬＬローカル・クロ
ックに関するデータ・エッジ遷移のおおよその時間的位
置の瞬時的な指示を回路２０に供給する。その後の位置
の指示は、回路３０からＳ本の線１９を介して、回路２
０内の対応する数の時間スロット・カウンタ３２に転送
される。実際には、生成器１４によって生ぜられ且つＤ
ＰＬＬ回路１２によって用いられるローカル基準クロッ
クは、入力データ・クロックの１周期またはそれ以上の
周期にわたるように構成される。これは各データ・エッ
ジ遷移が検出され、Ｓ個の時間間隔またはスロットのひ
とつにソートされることを保証している。以下に述べる
ように、ローカル・クロックの周期は入力周期より少し
長いために、たとえ高いジッタ条件下または高ノイズ条
件下であろうと、２つの時間スロット・カウンタは最初
に（そしてその後は周期的に）残りのカウンタよりも速
いレートでカウントを累積する。この情報は、適当なク
ロック信号位相を選択するために有利に使用することが
できる。

【００１５】かくしてカウンタ３２は、連続するソート
されたデータ・エッジ遷移の位置の積分（これらの位置
の履歴オーバ・ビューの累積）を行う。本技法はこのヒ
ストグラムを用いて、適当なリタイミング・クロック位
相を最初に選択し、次に再び選択する。望ましいリタイ
ミング信号は、ヒストグラムにおけるフラットまたはゼ
ロ部、すなわちソートされたデータ・エッジ遷移表現の
相対的”最小数”（ここではゼロ又はゼロでない最小数
として定義される。）を有する時間間隔で生じる。また
、実際にはローカル・クロック周波数は入力周波数と僅
かに異なることがあるため、データ・エッジ・ソーティ
ング回路３０は、そのローカル・クロックに関し絶えず
変化するデータ・エッジ遷移のタイミングを通知するこ
とがありうる。データ・エッジ遷移の位置は、時間スロ
ット・カウンタを介してゆっくりとロールし、そしてこ
れはゆっくりとシフトするようなヒストグラムを生じる
。（前述のように線１９は相互に排他的なものであって、
所与のデータ・サイクルの間にただ一つの線のみが活動
状態にある。この活動状態の線が、ＤＰＬＬローカル・
クロックに関する現データ・エッジ遷移の時間的な位置
を指示する。）

【００１６】カウンタ・ブロック３２はまた合計カウン
タを含み、当該カウンタは線３５を介してクロック選択
ロジック３８へ信号を出力する。合計カウンタはロジッ
ク３８に対し、予定数（以下で述べるＭ又はＮ）のデー
タ遷移が生じたとき、すなわち時間スロット・カウンタ
によってカウントされたときに、それを指示する。時間
スロット・カウンタの出力３３はロジック３８に結合さ
れると共に、修正ロジック３４にも結合されている。

【００１７】線３６を介して時間スロット・カウンタに
減少信号を出力するロジック３４は、時間スロット・カ
ウンタのあふれ（ｏｖｅｒｆｌｏｗ）を防止し、従って
情報の喪失を防止するように動作し、以下で説明する実
施例では、データ・ソート・サンプル相互間の良好な連
続性を与えるように動作する。このロジックは複数の時
間スロット・カウンタをその容量に応じた適当なレベル
に維持する。例えば、ロジック３４は、何れか一つのカ
ウンタの値が予定されたしきい値を超えた場合には、各
時間スロット・カウンタを比例的に減少、たとえば或る
定数値だけ減少させるように動作する。修正ロジック３
４はこの機能を果たすために、適当な比較回路を備えて
いる。

【００１８】前述のように、時間スロット・カウンタの
相対値は、線３３を介してクロック選択ロジック３８（
これは以下に述べる機能を果たす為に必要であるレジス
タ等の回路構成要素を含むものとして本明細書中では広
義の意味で用いられる。）にも供給される。クロック選
択ロジック３８は２つの主要な機能を有している。第一
に、このロジックは時間スロット・カウンタ３２に記憶
されるヒストグラムが、リタイミング・クロックの選択
のために予定された特定の要件に合致することを確認し
、第二に、このロジックは異なる位相を有する利用可能
な複数のＤＰＬＬローカル信号から、適当なリタイミン
グ・クロック位相を決定する。（代替的な実施例として
は、クロック選択ロジック３８をプロセッサによって置
き換え、カウンタ３２をプロセッサが読取り可能な１組
のレジスタによって置き換えることができる。この代替
的な実施例は２０ＭＨｚ以下の低周波での動作には好ま
しいが、これよりも高周波の動作においてはクロック選
択ロジックの方が好ましい。）

【００１９】ロジック３８は、線４１にクロック・アド
レス指示を出力する。この指示はＫビット長であり、選
択されたリタイミング・クロック信号の識別子を構成す
る。このアドレス識別子はクロック選択レジスタ４０に
送られ、そこでマルチプレクサ１６に繁がる線２１にお
いて信号がラッチされる。このマルチプレクサ１６は、
生成器１４（例えば遅延線５０に接続されたローカル・
クロック４８）によって生じた、周波数は同じであるが
位相が異なる１ないしＫ個のローカル・クロックで以て
当該アドレスを多重化する。マルチプレクサ１６の出力
は、線２５を介してＤ−ラッチ１８（図１）のクロック
入力”Ｃ”に接続されている。

【００２０】又クロック選択ロジック３８はレジスタ４
０へ結合されたリセット線にも出力を与えるが、これは
入力信号が喪失するような場合にレジスタ４０をリセッ
トするためである。レジスタ４０をリセットすると、そ
の後はマルチプレクサ１６を通してリタイミング・クロ
ックが選択できないので、必然的に出力データ・ストリ
ームが中断されることになる。レジスタ４０に接続され
る線４３上の記憶信号は、当該レジスタがロジック３８
からの情報をラッチし始めるように指示し、それによっ
て同時にリタイミング・クロックの出力を与える。

【００２１】クロック選択ロジック３８（又はその代用
プロセッサ）のための推奨処理技法は、獲得モード（図
３）及び追従モード（図４）という２つの基本モードを
活用している。以下これらのモードについて説明する。

【００２２】まず図３を参照して獲得モードについて説
明すると、処理はＳ個の時間スロット・カウンタ及び合
計カウンタをリセットすることによって６０で”スター
ト”し、６２で”時間スロット・カウンタ及び合計カウ
ンタをリセット”する。その後、６４に”ｎ番目のデー
タ・エッジ・ソートにより時間スロット・カウンタを増
分”とあるように、時間スロット・カウンタは各々のソ
ートされたデータ・エッジ遷移により増分される。それ
に加えて６６で”合計カウンタを増分”する。ソートさ
れた遷移が適当なカウンタに記憶されると、どのカウン
タが予定された上限に達したかが”いずれかのカウンタ
がフル？”として６８で問われる。もしこの答が”イエ
ス（Ｙ）”であるなら、全てのカウンタはそれらの相互
間で同じ比を維持するように、例えば予定された定数だ
け減少される。その後は処理が継続され、ソートされた
次のデータ・エッジが適当な時間スロット・カウンタに
記憶される。

【００２３】質問６８が”ノー（Ｎ）”であるなら、ク
ロック選択ロジック３８は次に、記憶されようとしてい
るｎ番目のソートされたエッジが予定サンプル・サイズ
Ｍにおける最後の遷移であるかどうかを７２の”ｎ＝Ｍ
？”で判定する。サンプル・サイズＭは、クロック選択
決定に十分な履歴が存在することを保証するのに十分な
幾つかの時間間隔をカバーするように、予め選択されて
いる。サンプル・サイズは合計カウンタを参照すること
によりわかる。サンプル・サイズＭに達していないもの
と仮定すると、この回路は命令６４にループバックし、
適当な時間スロット・カウンタを次の利用可能なソート
されたデータ・エッジ遷移でもって増分する。一旦予定
されたサンプル・サイズＭが獲得されると、時間スロッ
ト・カウンタにおいて積分されたデータ・エッジ遷移の
分布が予定された仕様要求に合致するかどうかが”デー
タが仕様要求に合致？”として７４で問われる。もし答
が”ノー”なら、時間スロット及び合計カウンタはリセ
ットされ、サンプル・サイズＭの新しいデータ・エッジ
遷移ヒストグラムが開始される。

【００２４】予定された仕様要求が必要であるのは、蓄
積されたデータ・エッジ遷移の履歴がコヒーレントなデ
ータ・ストリームを正しく表示することを保証するため
である。仕様要求の例を挙げると、（１）少なくとも１
つのカウンタが１０個のデータ・エッジ・ソートよりも
多いカウントを有すること、（２）少なくとも１つのカ
ウンタが１個のデータ・エッジ・ソートより少ないかま
たは等しいカウントを有すること、といったものがある
。仕様要求が選択されるのは、時間スロット・カウント
相互間に或る有意の比率が存在することを保証するため
であり、換言すれば、時間スロット・カウントにおいて
相対的な最小値又はゼロが存在することを保証するため
である。前述のように、ここでの主目的は、最小数の累
積されたデータ・エッジ遷移と一致するリタイミング信
号を選択することであり、従って、将来のデータ・エッ
ジ遷移との干渉が最小である信号を選択することである
。

【００２５】分布が要求に合致していると仮定すると、
最初のデータ・リタイミング・クロック位相が、７６の
”最良の初期データ・リタイミング・クロックを選択”
で選択される。このクロックは、例えば遅延線５０（図
２）によって生成される位相の異なる複数のローカルＤ
ＰＬＬクロックから選択される。最良のリタイミング・
クロック位相の確認には、グループ化されたサンプル統
計を扱う様々な数学的手法を用いることができる。例え
ば、この点については、１９４６年のストックホルム大
学出版のＷ．Ｃｒａｅｍｅｒによる”Ｍａｔｈｅｍａｔ
ｉｃａｌ　　Ｍｅｔｈｏｄｓ　　ｏｆ　　Ｓｔａｔｉｓ
ｔｉｃｓ”及びその参照文献を参照されたい。再び、こ
こでの目的は、Ｍ個の積分されたデータ・エッジ遷移の
うち相対的に最小数のものが生じるような少なくとも１
つの時間スロットを選択する点にあることを想起された
い。この点に関し、少なくとも１つの時間スロット・カ
ウンタは予定された比較的に低いしきいカウント・レベ
ルより低いレベルにあって、選択されたリタイミング・
クロックが受信された信号の将来のデータ遷移と干渉し
ないことを保証する筈である。クロック信号を選択する
ひとつの技法は、２つの最も近接する時間スロット・カ
ウンタ間の相違を、予め選択された上限しきい値を超え
たカウントで分け合うというものがある。代替的に、も
し１つの時間スロット・カウンタだけが上限しきい値を
超えるのであれば、ローカル・クロック・サイクルの半
分をひとつのカウンタに加算して、望ましいリタイミン
グ・クロック位相を識別するようにすることができる。実際には、時間スロット・カウンタ値の予期しないカウ
ントの蓄積を検出するには、結果的なヒストグラムも評
価する必要がある。

【００２６】次に、選択されたリタイミング・クロック
を識別するアドレスは、クロック選択レジスタ４０に記
憶され（７８の”選択されたデータ・リタイミング・ク
ロックＩ．Ｄ．を記憶”）、データ・リタイミングは選
択されたクロックをもって開始され（８０の”最初のク
ロックでデータ・リタイミングをスタート”）、その後
はシステムは第二のモード、すなわち通常モードへ進む
（８２の”追従モードへ進行”）。

【００２７】図４を参照すると、追従モードに入った後
（９０の”獲得モードから加わる”）、合計カウンタは
リセットされる（９２の”合計カウンタをリセット”）
。獲得モードと同様に、追従モードは時間スロット・カ
ウンタがソートされた各データ・エッジ遷移で増分され
ることを必要とし（９４の”ｎ番目のデータ・エッジ・
ソートで時間スロット・カウンタを増分”）、それに加
えて９６で”合計カウンタを増分”することも必要とす
る。これらのカウンタを増分した後は、何れかのカウン
タが予定されたしきい値に達したかどうかが問われ（９
８の”何れかのカウンタがフル？”）、もし答が”イエ
ス”ならこれらのカウンタは既に述べたように減少され
る（１００の”減少”）。時間スロット・カウンタが減
少を要求しないものと仮定すると、ソートされたｎ番目
のデータ・エッジが所望のサンプル・サイズＮにおいて
最後にあたるかどうかが問われる（１０２の”ｎ＝Ｎ？
”）。このことは再び合計カウンタを参照して成される
。データ・エッジ遷移は、サンプル・サイズがＮに達す
るまでカウンタにソートされ続け、サンプル・サイズが
Ｎに達すると、当該カウンタに記憶されるヒストグラム
は適当なリタイミング・クロック信号を再度選択するた
めに再検査される。

【００２８】ある実現形態では、追従モードで用いられ
るサンプル・サイズＮは獲得モードのサンプル・サイズ
Ｍよりも小さくすることができる。獲得モードにおいて
は、データ・エッジ遷移の分布が最初のリタイミング・
クロックを選択するに十分なサンプリング基礎を与える
ように、Ｍは十分大きいものでなければならない。しか
し、追従モードにおいては、サンプル・サイズＮはロー
カルＤＰＬＬクロック及び入力ストリーム・クロック間
の最大の周波数差に基づいて選択される。（なるべくな
ら、それぞれ新しいサンプル間隔をもって新しい履歴を
開始するよりも、追従モードのＮ個のデータ・ソートを
獲得モードのＭ個のソートに追加するのが好ましい。）
ＤＰＬＬクロックと入力クロックの間の周波数の差が大
きいということは、位相が絶えず変化していること、従
って絶えず変化するリタイミング信号が必要であること
を暗示する。サンプル・サイズを除けば、このオペレー
ションは獲得モードにおけるものと実質的に同じである
。高いジッタ環境にふさわしいようなある代替的な実施
例においては、獲得モードのサンプル・サイズＭを比較
的小さく定義すると容認できるクロック位相に素早くロ
ックすることが可能となり、追従モードのサンプル・サ
イズＮを比較的大きく定義すると（ここでローカル・ク
ロック周波数がデータ信号周波数に近接していると仮定
する）入力ジッタに対するクロック選択動作の感度を減
少させることが可能となる。

【００２９】もし、時間スロット・カウンタにおける積
分された遷移の分布の分析に基づいて受信データ・スト
リームの完全性に問題があるようなら（１０４の”デー
タが仕様要件に合致？”）、リタイムされたデータは禁
止され、新しい獲得の試みが開始される（１０６の”デ
ータ・リタイミングを中止して獲得モードに進行”）。もしサンプルの分布が容認できるものであるなら、再び
最良のデータ・リタイミング・クロックが選択され（１
０８の”最良のデータ・リタイミング・クロックを選択
”）、記憶され（１１０の”選択されたリタイミング・
クロックＩ．Ｄ．を記憶”）、そしてデータ・リタイミ
ングが新しいクロックを使用して開始される（１１２の
”新しいクロックでデータ・リタイミングをスタート”
）。追従モードにおいては、Ｎ個のデータ・エッジ遷移
の各組ごとにプロセス全体が繰り返される。前記のよう
に、時間スロット・カウンタは、Ｎ個のソートの各グル
ープの開始時にリセットされるか、またはグループ間の
連続性を与えるようにコンパイルされたままに留まる。

【００３０】以上の説明から本発明の特徴が明らかにさ
れた。特に、本発明の方法及び装置は、予め選択された
数のデータ・エッジ遷移のヒストグラムを解析すること
が必要であり、さらにこれを位相の異なる複数のローカ
ル・クロックと比較することが必要である。相対的に最
小数の過去の遷移に一致するようにリタイミング信号が
選択され、それによって受信されたデータのリタイミン
グを最適化する。Ｎ個のデータ・エッジ・ソートが行わ
れる都度ヒストグラムが再検査され、それに基づいて新
しいリタイミング信号が選択される。

【００３１】

【発明の効果】本技法をもってすれば、高いジッタと高
ノイズの双方又はいずれか一方を有するデータ・ストリ
ームであっても、高速アプリケーションにふさわしい正
確なデータ・リタイミングが実現できる。さらに、これ
らの方法及び装置はハードウェアの形態で、或いはソフ
トウェアとハードウェアの結合形態で実現することがで
きる。

【図面の簡単な説明】

【図１】本発明のＤＰＬＬデータ・リタイミング回路の
ブロック図である。

【図２】図１のクロック選択回路の一実施例を表すブロ
ック図である。

【図３】本発明の第一の動作モード（獲得モード）の機
能流れ図である。

【図４】本発明の第二の動作モード（追従モード）の機
能流れ図である。

Claims

【特許請求の範囲】

【請求項１】位相の異なる複数のローカル・クロック信
号から直列データ・ストリームのためのリタイミング信
号を選択する方法であって、（ａ）前記直列データ・ス
トリームのＭ個のデータ・エッジ遷移を時間的にソート
する段階と、（ｂ）前記ソートされたＭ個のデータ・エ
ッジ遷移のうち最小数のものに時間的に接近して生ずる
ようなリタイミング信号を前記複数のローカル・クロッ
ク信号から選択する段階とを有する、リタイミング信号
の選択方法。
【請求項２】（ｃ）前記直列データ・ストリームの追加
のＮ個のデータ・エッジ遷移を時間的にソートする段階
と、（ｄ）前記ソートされたＮ個の追加のデータ・エッ
ジ遷移のうち最小数のものに時間的に接近して生ずるよ
うな新しいリタイミング信号を前記複数のローカル・ク
ロック信号から選択する段階とを有する、請求項１のリ
タイミング信号の選択方法。
【請求項３】前記ソートされたＭ個及びＮ個のデータ・
エッジ遷移を積分する段階を有し、前記（ｄ）の段階が
、前記積分されたＭ個及びＮ個のデータ・エッジ遷移の
うち最小数のものに時間的に接近して生ずるような前記
新しいリタイミング信号を前記複数のローカル・クロッ
ク信号から選択することを含む、請求項２のリタイミン
グ信号の選択方法。
【請求項４】複数組のデータ・エッジ遷移について前記
（ｃ）の段階と前記（ｄ）の段階とを繰り返し、前記積
分段階が前記ソートされたデータ・エッジ遷移の全てに
ついて実行される、請求項３のリタイミング信号の選択
方法。
【請求項５】前記（ｄ）の段階の各リタイミング信号の
選択の前に、前記積分されたデータ・エッジ遷移の分布
を許容できるデータ・エッジ遷移分布を表す予定された
基準と比較する段階と、前記積分されたデータ・エッジ
遷移の分布が前記基準に合致しない場合には、前記ソー
トされたデータ・エッジ遷移を消去して、前記（ａ）の
ソートを行う段階に戻る段階とを有する、請求項４のリ
タイミング信号の選択方法。
【請求項６】リタイムされたデータがエッジ・トリガ式
データ・ラッチの出力において利用可能になるように、
前記選択されたリタイミング信号をエッジ・トリガ式デ
ータ・ラッチの第一の入力に入力する段階と、前記直列
データ・ストリームを前記ラッチの第二の入力に入力す
る段階とを有する、請求項１のリタイミング信号の選択
方法。
【請求項７】リタイミング信号を直列データ・ストリー
ムから抽出する方法であって、（ａ）ローカル・クロッ
クに対する前記直列データ・ストリームのデータ・エッ
ジ遷移の時間的な位置を決定する段階と、（ｂ）前記ロ
ーカル・クロックに対する前記データ・エッジ遷移の位
置を表す情報を記憶する段階と、（ｃ）前記直列データ
・ストリームのＭ個のデータ・エッジ遷移について前記
（ａ）の段階及び前記（ｂ）の段階を繰り返す段階と、
（ｄ）周波数は同じであるが位相の異なる複数のローカ
ル・クロック信号を確立する段階と、（ｅ）前記複数の
ローカル・クロック信号を前記記憶されたＭ個のデータ
・エッジ遷移の位置によって形成される分布とを比較す
ることにより該複数のローカル・クロック信号から許容
可能なリタイミング信号を選択する段階とを有する、リ
タイミング信号抽出方法。
【請求項８】前記選択段階（ｅ）が、前記Ｍ個のデータ
・エッジ遷移の位置によって形成される前記分布におけ
るゼロ部に時間的に接近して生ずるような前記リタイミ
ング信号を前記複数のローカル・クロック信号から選択
することを含む、請求項７のリタイミング信号抽出方法
。
【請求項９】前記ローカル・クロックをＳ個の連続する
時間間隔に分割し、且つ前記時間間隔の総計が前記直列
データ・ストリームの前記入力期間よりも大きい周期を
有するようにする段階と、前記位置決定段階（ａ）が、
前記データ・エッジ遷移を前記Ｓ個の時間間隔のうちの
ひとつにソートすることを含む、請求項７のリタイミン
グ信号抽出方法。
【請求項１０】前記選択段階（ｅ）が、前記データ・エ
ッジ遷移のカウントが第一の予め定義されたしきい値を
超える時間間隔からほぼ半サイクルに生ずるような前記
リタイミング信号を、前記複数のローカル・クロック信
号から選択することを含む、請求項９のリタイミング信
号抽出方法。
【請求項１１】前記選択段階（ｅ）が、第一の予め定義
されたしきい値を超えるデータ・エッジ遷移カウントを
有する２つの時間間隔のほぼ中央の時間間隔で生ずるよ
うな前記リタイミング信号を前記複数のローカル・クロ
ック信号から選択することを含む、請求項９のリタイミ
ング信号抽出方法。
【請求項１２】（ｆ）前記直列データ・ストリームの追
加のＮ個のデータ・エッジ遷移について段階（ａ）及び
段階（ｂ）を繰り返す段階と、（ｇ）位相の異なる複数
のローカル・クロック信号とデータ・エッジ遷移の前記
Ｎ個の追加の指示とを比較することによって、該ローカ
ル・クロック信号から新しいリタイミング信号を選択す
る段階とを有する、請求項７のリタイミング信号抽出方
法。
【請求項１３】追加のＮ個のデータ・エッジ遷移のｎ組
について、前記段階（ｆ）及び前記段階（ｇ）を繰り返
す段階を有する、請求項１２のリタイミング信号抽出方
法。
【請求項１４】前記選択段階（ｅ）が、位相の異なる複
数のローカル・クロック信号と前記Ｍ個及びＮ個の累積
されたデータ・エッジ遷移によって形成される前記分布
とを比較することによって、該ローカル・クロック信号
から前記リタイミング信号を選択することを含む、請求
項１３のリタイミング信号抽出方法。
【請求項１５】直列データ・ストリームのためのリタイ
ミング信号を生成する装置であって、（ａ）前記直列デ
ータ・ストリームを受信するように結合された入力を有
し、前記直列データ・ストリームの複数のデータ・エッ
ジ遷移の各々の時間的に位置を決定する、データ・エッ
ジ・ソーティング回路と、（ｂ）前記ソートされたデー
タ・エッジ遷移を積分する手段と、（ｃ）位相の異なる
複数のローカル・クロック信号を生成する手段と、（ｄ
）前記複数のローカル・クロック信号と前記積分された
データ・エッジ遷移とを比較することによって、該ロー
カル・クロック信号から許容できるリタイミング・クロ
ック位相を識別する比較手段とを有する、リタイミング
信号生成装置。
【請求項１６】前記積分手段（ｂ）が、複数の時間スロ
ット・カウンタを有し、各データ遷移ソートが前記時間
スロット・カウンタのうちのひとつに割り当てられる、
請求項１５のリタイミング信号生成装置。
【請求項１７】前記比較手段（ｄ）が、クロック選択ロ
ジックを有し、前記複数のデータ・エッジ遷移がソート
された後にリタイミング・クロックの位相に一致するこ
とを識別するために、関連する時間スロット・カウンタ
値を前記クロック選択ロジックに出力する、請求項１６
の装置。
【請求項１８】データ・エッジ遷移ソートの数を追跡す
るための合計カウンタと、予め定義された数のデータ・
エッジ遷移ソートが完了するとき前記クロック選択ロジ
ックに信号を発する手段とを有する、請求項１７の装置
。
【請求項１９】前記クロック選択ロジックの前記出力に
結合され、前記選択されたリタイミング・クロック信号
の指示を保持するためのクロック選択レジスタを有し、
前記クロック選択ロジックが、前記時間スロット・カウ
ンタの前記積分された分布と適正にグループ化された遷
移分布のしきい値から成る予定された仕様要件とを比較
する手段、及び前記時間スロット・カウンタの前記積分
された分布が前記予定された仕様要件に合致しないとき
前記クロック選択レジスタをクリアする手段を有する、
請求項１８のリタイミング信号生成装置。
【請求項２０】前記時間スロット・カウンタのいずれか
ひとつが予定された上限に達すると前記時間スロット・
カウンタを減じる手段を有する、請求項１８のリタイミ
ング信号生成装置。
【請求項２１】第一の入力が前記直列データ・ストリー
ムを受信するように結合される２つの入力を有するデー
タ・ラッチと、前記選択されたリタイミング・クロック
信号を前記データ・ラッチの第二の入力に供給すること
によって、前記ラッチの出力がリタイムされたデータを
有するようにする手段とを有する、請求項１７のリタイ
ミング信号生成装置。