JPH0795732B2 - リタイミング信号の選択方法、リタイミング信号の抽出方法及びリタイミング信号生成装置 - Google Patents

リタイミング信号の選択方法、リタイミング信号の抽出方法及びリタイミング信号生成装置

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JPH0795732B2
JPH0795732B2 JP27055091A JP27055091A JPH0795732B2 JP H0795732 B2 JPH0795732 B2 JP H0795732B2 JP 27055091 A JP27055091 A JP 27055091A JP 27055091 A JP27055091 A JP 27055091A JP H0795732 B2 JPH0795732 B2 JP H0795732B2
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retiming
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data
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フランク・デービッド・フェライオロ
ジョン・エドウィン・ゲルスバッハ
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

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  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に通信システム、情
報及びデータ処理システムに関し、より具体的には、受
信される直列データ・ストリームからリタイミング信号
を抽出するディジタルＰＬＬ（位相ロック・ループ）回
路に関する。
【０００２】
【従来の技術】ＰＬＬは、多くのデータ通信ネットワー
クにおいて、重要な構成要素である。ＰＬＬは遠隔ステ
ーション内において通信されてきたデータに係わるクロ
ック信号の周波数・位相を保持する作用をなす。ＶＣＯ
によって生成されたクロック信号とＰＬＬ内に保持され
た信号から復元されたクロック信号との差異が検出さ
れ、ＶＣＯ信号に対して復元されたクロック信号の周波
数 ・位相が適用・固定される。
【０００３】集積回路（ＬＳＩ及びＶＬＳＩ）の性能、
速度及び信頼性が向上すると同時にそのサイズ及びコス
トが削減するにつれて、これをディジタル領域における
ＰＬＬの実現に利用しようという関心が強くなってき
た。ディジタル・システムに関連する明白な利点は別と
して、ディジタル版のＰＬＬ（ＤＰＬＬ）は、そのアナ
ログ版に関連する問題を幾分か緩和している。すなわ
ち、ノイズとパラメータの変動に対する感度、上位ルー
プを構築する際の困難性、そしてシステムに依存するよ
うな初期キャリブレーション及び周期的調節の必要性、
という問題である。様々なディジタルＰＬＬ回路が文献
に記載されている。初期のものとしては、Ｗ．Ｃ．Ｌｉ
ｎｄｓｅｙ ｅｔ ａｌ．，"Ｓｕｒｖｅｙ ｏｆ Ｄ
ｉｇｉｔａｌＰｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
ｓ"、ＩＥＥＥ会報、Ｖｏｌ．６９，Ｎｏ．４，１９８
１年４月、４１０−４３１ページが挙げられる。
【０００４】データ・ジッタ（データの遷移であって、
元情報から見て正しいもの）及びノイズ（元情報からみ
て正しくないデータの遷移）は高速データ通信リンクに
おいては重要な問題となりうる。ＤＰＬＬ回路設計に伴
うこれらの問題に対する１つのアプローチが、米国特許
第４６７７６４８号に見い出される。この特許による
と、所定周波数のローカル発振器クロック信号がアナロ
グ遅延チェーンに供給される。このチェーンは２重の機
能を有し、その１つの機能はデータ信号及びローカルに
生成されたクロック信号の間の位相オフセットを決定す
るためのものであり、もう１つの機能は位相シフトされ
た信号を得るためのものである。データ信号の遷移発生
時に、評価手段は、位相オフセット表示として２レベル
のタップ信号値を得ると共に、出力クロック信号として
遅延回線タップ信号のうちの一つを選択する適当な位相
選択信号を生成する。この評価手段は、各データ・エッ
ジ遷移において出力クロック信号を直ちに訂正するもの
であり、エンコーダ及び索引テーブルを有するのが普通
である。前記米国特許第４６７７６４８号の技法はジッ
タ状態において或る程度の成功を収めたとはいえ、特に
高いジッタ環境においてはノイズと有効なデータ遷移と
を区別することが困難であるという問題に遭遇する。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、現行のディジタル・データ・リタイミング回路の動
作に制約があることに着目し、これを解消するようにし
たＤＰＬＬクロック抽出技法、特に高いジッタ条件下及
び高ノイズ条件下の両方または一方で、高精度のデータ
・リタイミングを許容するＤＰＬＬクロック抽出技法を
提供することにある。
【０００６】
【課題を解決するための手段】簡単に説明すると、本発
明の１つの側面は、受信した直列データ・ストリームの
ためのリタイミング信号を複数の位相の異なるローカル
・クロック信号から選択する方法に係る。この方法は、
直列データ・ストリームのＭ個のデータ・エッジ遷移を
時間的にソートする段階と、Ｍ個のソートされたデータ
・エッジ遷移のうち最小数のものと時間的に一致するロ
ーカルクロック信号を複数のローカル・クロック信号か
らリタイミング信号として選択する段階とを有する。こ
こで、「ソート」するというのは、データ・エッジ遷移
の発生をその時間軸に対応させる過程をいう。このリタ
イミング信号をさらに追加して選択する方法としては、
直列データ・ストリームのＮ個の追加のデータ・エッジ
遷移を時間的にソートする段階と、Ｎ個（またはＭ＋Ｎ
個）のソートされたデータ・エッジ遷移のうち最小数の
ものに一致するローカル・クロック信号を複数のローカ
ル・クロック信号から新しいリタイミング信号として選
択する段階とを有する。
【０００７】他の側面では、本発明は、直列データ・ス
トリームのためのリタイミング信号を選択する装置に係
る。直列データ・ストリームを受け取るように結合され
ているデータ・エッジ・ソーティング回路は、直列デー
タ・ストリームの複数のデータ・エッジ遷移を位相につ
いてソートするように動作する。位相の異なる複数のロ
ーカル・クロック信号を生じる生成手段が設けられ、そ
こからリタイミング信号が選択される。統合手段はソー
トされたデータ・エッジ遷移を受信するようにデータ・
エッジ・ソーティング回路に結合され、比較手段は生成
された複数のローカル・クロック信号を統合されたデー
タ・エッジ遷移と比較することにより当該ローカル・ク
ロック信号から適正なリタイミング・クロック位相を識
別するように統合手段に結合される。ある実施例では、
比較手段はクロック選択ロジックから成り、統合手段は
時間スロット・カウンタを含み、さらに関連する時間ス
ロット・カウンタ値は適合するリタイミング・クロック
の位相を識別するためにこのクロック選択ロジックに出
力される。
【０００８】本発明の技法は、方法又は装置を問わず、
予め選択された数のデータ・エッジ遷移のヒストグラム
を作成し、これを使用してローカルに利用可能な複数の
ＤＰＬＬクロック信号から適当なデータ・リタイミング
信号を選択することに特徴がある。このヒストグラムは
Ｎ個のデータ・エッジ・ソートの後にその都度再検査さ
れ、それを基に新しいデータ・エッジ・リタイミング信
号が選択される。ここに述べる統合アプローチをもって
すれば、高いジッタと高ノイズの双方又はいずれか一方
の条件下でさえ、正確なデータ・リタイミングができ
る。この技法は高速のアプリケーションにふさわしく、
ハードウェア形態として実現することができるし、ハー
ドウェアとソフトウェアの結合形態としても実現するこ
とができる。
【０００９】
【実施例】前述のように、本発明は、直列データ・スト
リームのリタイミングに使用するために、異なる位相を
有するローカルに生成された複数のクロック信号から適
切なクロック信号を選択する統合技法に係る。本技法
は、複数のソートされたデータ・エッジ遷移の統合と周
期的な分析とをその基礎としている。リタイミング・ク
ロックの選択は、各Ｎ個のデータ・エッジ遷移ソートが
行われた後にその都度再評価されることが望ましい。結
果的なデータ・エッジ・ヒストグラムは、全てのソート
された遷移の累積、または最後にソートされたＮ個の遷
移の単なる累積でありうる。
【００１０】データ・リタイミング回路１０の一般化さ
れた実施例が、図１に示される。リタイミング回路１０
は、ディジタルＰＬＬ回路（ＤＰＬＬ）１２、クロック
位相生成器１４、マルチプレクサ１６及びエッジ・トリ
ガ式Ｄラッチ１８を有する。前述のようにＤＰＬＬは従
来技術として周知であるため、ここではその詳細には立
ち入らないことにする。動作について説明すると、リタ
イムされた後に直列化が解除されるクロック信号とデー
タ信号の直列ストリームは、ＤＰＬＬフロントエンド回
路１５の入力に結合される線１３において受信される。
ＤＰＬＬフロントエンド回路１５は、ＤＰＬＬ１２を適
当に分割することによって構成される。線１７を介し
て、回路１５はクロック位相生成器１４から異なる位相
を有する複数のクロック信号を受け取る。生成器１４及
び回路１５の構成要素は、ローカル・クロック生成器、
クロック遅延線及びデータ・エッジ・ソーティング回路
を有する。このような構成要素は、米国特許第４６７７
６４８号に述べられている。
【００１１】ＤＰＬＬフロントエンド回路１５は、その
データ・エッジ・ソーティング回路（図２参照）を通し
て、複数のパルス信号Ｃ（１），Ｃ（２）．．．Ｃ（Ｓ
−１）及びＣ（Ｓ）をこれと同数の線１９に出力し、こ
れらは適性クロック選択回路２０に接続される。回路１
５及び２０は、図１の破線に示すように実質的にＤＰＬ
Ｌ回路から構成される。回路１５からのＳ個の出力Ｃ
（１），Ｃ（２）．．．Ｃ（Ｓ−１）及びＣ（Ｓ）はＤ
ＰＬＬローカル・クロックに関連する離散的な時間間隔
を表している。ある時間間隔の前縁は、正確に先行する
間隔の後縁において発生する。直列ストリームにおいて
データ・エッジ遷移が生じる度にパルス信号が対応する
それぞれのＳ出力に供給される。そして、これによって
ＤＰＬＬローカル・クロックに係わる遷移のタイミング
を示す。
【００１２】適正クロック選択回路２０は、周波数が同
一で位相が異なるような複数のローカル・クロックか
ら、データ・リタイミングに用いる適当なローカル・ク
ロック位相を選択する。本発明は、特にこのＤＰＬＬ機
能に向けられている。本発明に従って、当該クロック選
択は一定数のソートされたデータ・エッジ遷移の時間的
な分布状況の解析に基づいて行われる。選択されたクロ
ック信号は、線２１を介してＤＰＬＬ１２からマルチプ
レクサ１６に出力されるが、このマルチプレクサはその
入力としてクロック位相生成器１４によって生成された
異なる位相を有する複数のローカル・クロック信号をも
（線２３において）受信する。マルチプレクサ１６の
（線２５における）出力は、エッジ・トリガ式データ・
ラッチ１８のクロック入力"Ｃ"に供給される。ラッチ１
８への第二のデータ入力"Ｄ"は、直列データ・ストリー
ムを受信するために線１３に接続されている。データは
クロックの前縁又は後縁のいずれかをもってラッチされ
る。リタイムされたデータは、線２７を介してラッチ１
８から直列化回路（図示せず）に出力される。
【００１３】以下図２を参照して、本発明、特に適正ク
ロック選択回路２０を詳述する。
【００１４】前述のように、ＤＰＬＬフロントエンド回
路１５内のデータ・エッジ・ソーティング回路３０は、
生成器１４によって生ぜられたＤＰＬＬローカル・クロ
ックに関するデータ・エッジ遷移のおおよその時間軸上
の位置を瞬時に回路２０に供給する。その後の位置の指
示は、回路３０からＳ本の線１９を介して、回路２０内
の対応する数の時間スロット・カウンタ３２に転送され
る。実際には、生成器１４によって生ぜられ且つＤＰＬ
Ｌ回路１２によって用いられるローカル基準クロック
は、入力データ・クロックの１周期またはそれ以上の周
期にわたるように構成される。これによって各データ・
エッジ遷移が必ず検出されることが保証され、その結
果、このエッジ遷移がＳ個の時間間隔またはスロットの
ひとつにソートされる。以下に詳述するが、このように
ローカル・クロックの周期は入力周期より少し長いため
に、たとえ高いジッタ条件下または高t@ノイズ条件下で
あろうと、ローカルクロックのエッジを検出する時間ス
ロット・カウンタは残りのカウンタよりも速いレートで
カウントを累積する。この情報によって、適当なクロッ
ク信号位相を選択するために有利に使用することができ
る。
【００１５】かくしてカウンタ３２は、後続するソート
されたデータ・エッジ遷移の位置を統合的に管理（発生
したエッジ遷移の累積の記録）する。本技法はこのヒス
トグラムを用いて、適当なリタイミング・クロック位相
を最初に選択し、次に再び選択する。望ましいリタイミ
ング信号は、ソートされたデータ・エッジ遷移の累積 数
が"最小数"であるような時間間隔のものである。また、
実際にはローカル・クロック周波数は入力周波数と僅か
に異なることがあるため、データ・エッジ・ソーティン
グ回路３０は、そのローカル・クロックに関し絶えず変
化するデータ・エッジ遷移のタイミングを通知すること
がありうる。データ・エッジ遷移の位置は、時間スロッ
ト・カウンタに渡ってゆっくりとロールし、そしてこれ
はゆっくりとシフトするようなヒストグラムを生じる。
（前述のように線１９は相互に排他的なものであって、
所与のデータ・サイクルの間にただ一つの線のみが活動
状態にある。この活動状態の線が、ＤＰＬＬローカル・
クロックに関する現データ・エッジ遷移の時間的な位置
を指示する。）
【００１６】カウンタ・ブロック３２はまた合計カウン
タを含み、当該カウンタは線３５を介してクロック選択
ロジック３８へ信号を出力する。合計カウンタは時間ス
ロットカウンタによって計数された全データ遷移数につ
いて累積し、ロジック３８に対し予定数（以下で述べる
Ｍ又はＮ）のデータ遷移が生じたときにその事実を指示
する。時間スロット・カウンタの出力３３はロジック３
８に結合されると共に、修正ロジック３４にも結合され
ている。
【００１７】線３６を介して時間スロット・カウンタに
減少信号を出力するロジック３４は、時間スロット・カ
ウンタのあふれ（ｏｖｅｒｆｌｏｗ）を防止し、従って
情報の喪失を防止するように動作し、以下で説明する実
施例では、データ・ソート・サンプル相互間の良好な連
続性を与えるように動作する。このロジックは複数の時
間スロット・カウンタをその容量に応じた適当なレベル
に維持する。例えば、ロジック３４は、何れか一つのカ
ウンタの値が予定されたしきい値を超えた場合には、各
時間スロット・カウンタを比例的に減少、たとえば或る
定数値だけ減少させるように動作する。修正ロジック３
４はこの機能を果たすために、適当な比較回路を備えて
いる。
【００１８】前述のように、時間スロット・カウンタの
相対値は、線３３を介してクロック選択ロジック３８
（これは以下に述べる機能を果たす為に必要であるレジ
スタ等の回路構成要素を含むものとして本明細書中では
広義の意味で用いられる。）にも供給される。クロック
選択ロジック３８は２つの主要な機能を有している。第
一に、このロジックは時間スロット・カウンタ３２に記
憶されるヒストグラムが、リタイミング・クロックの選
択のために予定された特定の要件に合致することを確認
し、第二に、このロジックは異なる位相を有する利用可
能な複数のＤＰＬＬローカル信号から、適当なリタイミ
ング・クロック位相を決定する。（代替的な実施例とし
ては、クロック選択ロジック３８をプロセッサによって
置き換え、カウンタ３２をプロセッサが読取り可能な１
組のレジスタによって置き換えることができる。この代
替的な実施例は２０ＭＨｚ以下の低周波での動作には好
ましいが、これよりも高周波の動作においてはクロック
選択ロジックの方が好ましい。）
【００１９】ロジック３８は、線４１にクロック・アド
レス指示を出力する。この指示はＫビット長であり、選
択されたリタイミング・クロック信号の識別子を構成す
る。このアドレス識別子はクロック選択レジスタ４０に
送られ、そこでマルチプレクサ１６に繁がる線２１にお
いて信号がラッチされる。このマルチプレクサ１６は、
生成器１４（例えば遅延線５０に接続されたローカル・
クロック４８）によって生じた、周波数は同じであるが
位相が異なる１ないしＫ個のローカル・クロックに対し
て当該アドレス識別子を多重化する。マルチプレクサ１
６の出力は、線２５を介してＤ−ラッチ１８（図１）の
クロック入力"Ｃ"に接続されている。
【００２０】又クロック選択ロジック３８はレジスタ４
０へ結合されたリセット線にも出力を与えるが、これは
入力信号が喪失するような場合にレジスタ４０をリセッ
トするためである。レジスタ４０をリセットすると、そ
の後はマルチプレクサ１６を通してリタイミング・クロ
ックが選択できないので、必然的に出力データ・ストリ
ームが中断されることになる。レジスタ４０に接続され
る線４３上の記憶信号は、当該レジスタがロジック３８
からの情報をラッチし始めるように指示し、それによっ
て同時にリタイミング・クロックの出力を与える。
【００２１】クロック選択ロジック３８（又はその代用
プロセッサ）のための推奨処理技法は、獲得モード（図
３）及び追従モード（図４）という２つの基本モードを
活用している。以下これらのモードについて説明する。
【００２２】まず図３を参照して獲得モードについて説
明すると、処理はＳ個の時間スロット・カウンタ及び合
計カウンタをリセットすることによって６０で"スター
ト"し、６２で"時間スロット・カウンタ及び合計カウン
タをリセット"する。その後、６４に"ｎ番目のデータ・
エッジ・ソートにより時間スロット・カウンタを増分"
とあるように、時間スロット・カウンタは各々のソート
されたデータ・エッジ遷移により増分される。この時間
スロット・カウンタはそれぞ時間軸上の一定の領域に対
応しており、データ・エッジ遷移をスロットごとにカウ
ントすることによってかかる遷移が時間軸上でいかなる
頻度分布示しているかを検出することができる。また、
時間スロット・カウンタの増分に加えて６６で"合計カ
ウンタを増分"する。ソートされた遷移が適当なカウン
タに記憶されると、どのカウンタが予定された上限に達
したかが"いずれかのカウンタがフル？"として６８で問
われる。もしこの答が"イエス（Ｙ）"であるなら、全て
のカウンタの値はそれらカウンタ相互間の値の比率をそ
の状態に維持しつつ、さらに当該カウンタに入力可能と
なるように減少される。その後は処理が継続され、ソー
トされた次のデータ・エッジが適当な時間スロット・カ
ウンタに記憶される。
【００２３】質問６８が"ノー（Ｎ）"であるなら、クロ
ック選択ロジック３８は次に、記憶されようとしている
ｎ番目のソートされたエッジが予定サンプル・サイズＭ
における最後の遷移であるかどうかを７２の"ｎ＝Ｍ？"
で判定する。サンプル・サイズＭは、クロック選択決定
に十分な履歴が存在することを保証するのに十分な幾つ
かの時間間隔をカバーするように、予め選択されてい
る。サンプル・サイズは合計カウンタを参照することに
よりわかる。サンプル・サイズＭに達していないものと
仮定すると、この回路は命令６４にループバックし、適
当な時間スロット・カウンタを次の利用可能なソートさ
れたデータ・エッジ遷移でもって増分する。一旦予定さ
れたサンプル・サイズＭが獲得されると、時間スロット
・カウンタにおいて統合されたデータ・エッジ遷移の分
布が予定された仕様に規定される要件に合致するかどう
かが"データが仕様要求に合致？"として７４で問われ
る。もし答が"ノー"なら、時間スロット及び合計カウン
タはリセットされ、サンプル・サイズＭの新しいデータ
・エッジ遷移ヒストグラムが開始される。
【００２４】予定された仕様に規定されている要件は、
蓄積されたデータ・エッジ遷移の履歴がコヒーレントな
データ・ストリームを正しく表示することを保証すると
いう目的を達成し得るものである必要がある。仕様に規
定された要件の例を挙げると、（１）少なくとも１つの
カウンタが１０個のデータ・エッジ・ソートよりも多い
カウントを有すること、（２）少なくとも１つのカウン
タが１個のデータ・エッジ・ソートより少ないかまたは
等しいカウントを有すること、といったものがある。こ
の仕様に係わる要件は、時間スロット・カウント相互間
に或る有意の比率が存在すること、換言すれば、時間ス
ロット・カウントにおいて相対的な最小値又はゼロの存
在を検出するに足るものである必要がある。前述のよう
に、ここでの主目的は、最小数の累積されたデータ・エ
ッジ遷移と一致するリタイミング信号を選択することで
あり、従って、将来のデータ・エッジ遷移との干渉が最
小である信号を選択することである。
【００２５】分布が要件に合致していると仮定すると、
最初のデータ・リタイミング・クロック位相が、７６
の"最良の初期データ・リタイミング・クロックを選択"
で選択される。このクロックは、例えば遅延線５０（図
２）によって生成される位相の異なる複数のローカルＤ
ＰＬＬクロックから選択される。最良のリタイミング・
クロック位相の確認には、グループ化されたサンプル統
計を扱う様々な数学的手法を用いることができる。例え
ば、この点については、１９４６年のストックホルム大
学出版のＷ．Ｃｒａｅｍｅｒによる"Ｍａｔｈｅｍａｔ
ｉｃａｌ Ｍｅｔｈｏｄｓ ｏｆ Ｓｔａｔｉｓｔｉｃ
ｓ"及びその参照文献を参照されたい。再び、ここでの
目的は、Ｍ個の統合されたデータ・エッジ遷移のうち相
対的に最小数のものが生じるような少なくとも１つの時
間スロットを選択する点にあることを想起されたい。こ
の点に関し、少なくとも１つの時間スロット・カウンタ
は予定された比較的に低いしきいカウント・レベルより
低いレベルにあって、選択されたリタイミング・クロッ
クが受信された信号の将来のデータ遷移と干渉しないこ
とを保証する筈である。クロック信号を選択するひとつ
の技法は、２つの互いに近接する時間スロット・カウン
タであって、予め選択された上限しきい値を超えたカウ
ントを有するものを基準として、そのタイミングと整合
する位相を有するクロックを採用するというものがあ
る。代替的に、もし１つの時間スロット・カウンタだけ
が上限しきい値を超えるのであれば、そのカウンタを基
準として、それにローカル・クロック・サイクルの位相
の半分をシフトさせることによって、適正なリタイミン
グ・クロック位相を求めることができる。実際には、時
間スロット・カウンタ値の予期しないカウントの蓄積を
検出するには、結果的なヒストグラムも評価する必要が
ある。
【００２６】次に、選択されたリタイミング・クロック
を識別するアドレスは、クロック選択レジスタ４０に記
憶され（７８の"選択されたデータ・リタイミング・ク
ロックＩ．Ｄ．を記憶"）、データ・リタイミングは選
択されたクロックをもって開始され（８０の"最初のク
ロックでデータ・リタイミングをスタート"）、その後
はシステムは第二のモード、すなわち通常モードへ進む
（８２の"追従モードへ進行"）。
【００２７】図４を参照すると、追従モードに入った後
（９０の"獲得モードから加わる"）、合計カウンタはリ
セットされる（９２の"合計カウンタをリセット"）。獲
得モードと同様に、追従モードは時間スロット・カウン
タがソートされた各データ・エッジ遷移で増分されるこ
とを必要とし（９４の"ｎ番目のデータ・エッジ・ソー
トで時間スロット・カウンタを増分"）、それに加えて
９６で"合計カウンタを増分"することも必要とする。こ
れらのカウンタを増分した後は、何れかのカウンタが予
定されたしきい値に達したかどうかが問われ（９８の"
何れかのカウンタがフル？"）、もし答が"イエス"なら
これらのカウンタは既に述べたように減少される（１０
０の"減少"）。時間スロット・カウンタが減少を要求し
ないものと仮定すると、ソートされたｎ番目のデータ・
エッジが所望のサンプル・サイズＮにおいて最後にあた
るかどうかが問われる（１０２の"ｎ＝Ｎ？"）。このこ
とは再び合計カウンタを参照して成される。データ・エ
ッジ遷移は、サンプル・サイズがＮに達するまでカウン
タにソートされ続け、サンプル・サイズがＮに達する
と、当該カウンタに記憶されるヒストグラムは適当なリ
タイミング・クロック信号を再度選択するために再検査
される。
【００２８】ある実現形態では、追従モードで用いられ
るサンプル・サイズＮは獲得モードのサンプル・サイズ
Ｍよりも小さくすることができる。獲得モードにおいて
は、データ・エッジ遷移の分布が最初のリタイミング・
クロックを選択するに十分なサンプリング基礎を与える
ように、Ｍは十分大きいものでなければならない。しか
し、追従モードにおいては、サンプル・サイズＮはロー
カルＤＰＬＬクロック及び入力ストリーム・クロック間
の最大の周波数差に基づいて選択される。（なるべくな
ら、それぞれ新しいサンプル間隔をもって新しい履歴を
開始するよりも、追従モードのＮ個のデータ・ソートを
獲得モードのＭ個のソートに追加するのが好ましい。）
ＤＰＬＬクロックと入力クロックの間の周波数の差が大
きいということは、位相が絶えず変化していること、従
って絶えず変化するリタイミング信号が必要であること
を暗示する。サンプル・サイズを除けば、このオペレー
ションは獲得モードにおけるものと実質的に同じであ
る。高いジッタ環境にふさわしいようなある代替的な実
施例においては、獲得モードのサンプル・サイズＭを比
較的小さく定義すると容認できるクロック位相に素早く
ロックすることが可能となり、追従モードのサンプル・
サイズＮを比較的大きく定義すると（ここでローカル・
クロック周波数がデータ信号周波数に近接していると仮
定する）入力ジッタに対するクロック選択動作の感度を
減少させることが可能となる。
【００２９】もし、時間スロット・カウンタにおける統
合された遷移の分布の分析に基づいて受信データ・スト
リームの完全性に問題があるようなら（１０４の"デー
タが仕様要件に合致？"）、リタイムされたデータは禁
止され、新しい獲得の試みが開始される（１０６の"デ
ータ・リタイミングを中止して獲得モードに進行"）。
もしサンプルの分布が容認できるものであるなら、再び
最良のデータ・リタイミング・クロックが選択され（１
０８の"最良のデータ・リタイミング・クロックを選
択"）、記憶され（１１０の"選択されたリタイミング・
クロックＩ．Ｄ．を記憶"）、そしてデータ・リタイミ
ングが新しいクロックを使用して開始される（１１２
の"新しいクロックでデータ・リタイミングをスター
ト"）。追従モードにおいては、Ｎ個のデータ・エッジ
遷移の各組ごとにプロセス全体が繰り返される。前記の
ように、時間スロット・カウンタは、Ｎ個のソートの各
グループの開始時にリセットされるか、またはグループ
間の連続性を与えるようにコンパイルされたままに留ま
る。
【００３０】以上の説明から本発明の特徴が明らかにさ
れた。特に、本発明の方法及び装置は、予め選択された
数のデータ・エッジ遷移のヒストグラムを解析すること
が必要であり、さらにこれを位相の異なる複数のローカ
ル・クロックと比較することが必要である。相対的に最
小数の過去の遷移に一致するようにリタイミング信号が
選択され、それによって受信されたデータのリタイミン
グを最適化する。Ｎ個のデータ・エッジ・ソートが行わ
れる都度ヒストグラムが再検査され、それに基づいて新
しいリタイミング信号が選択される。
【００３１】
【発明の効果】本技法をもってすれば、高いジッタと高
ノイズの双方又はいずれか一方を有するデータ・ストリ
ームであっても、高速アプリケーションにふさわしい正
確なデータ・リタイミングが実現できる。さらに、これ
らの方法及び装置はハードウェアの形態で、或いはソフ
トウェアとハードウェアの結合形態で実現することがで
きる。
【図面の簡単な説明】
【図１】本発明のＤＰＬＬデータ・リタイミング回路の
ブロック図である。
【図２】図１のクロック選択回路の一実施例を表すブロ
ック図である。
【図３】本発明の第一の動作モード（獲得モード）の機
能流れ図である。
【図４】本発明の第二の動作モード（追従モード）の機
能流れ図である。
フロントページの続き (72)発明者 ジョン・エドウィン・ゲルスバッハ アメリカ合衆国05401、バーモント州バー リントン、サウス・ウィラード・ストリー ト 500番地 (72)発明者 イリヤ・ヨセフォビッチ・ノブオフ アメリカ合衆国05401、バーモント州バー リントン、スプルース・ストリート 10番 地

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】位相の異なる複数のローカル・クロック信
    号から直列データ・ストリームのためのリタイミング信
    号を選択する方法であって、 （ａ）前記直列データ・ストリームのＭ個のデータ・エ
    ッジ遷移の時間軸上の位置分布を検出するソート段階
    と、 （ｂ）前記ソート段階で検出されたＭ個のデータ・エッ
    ジ遷移の時間軸上の位置分布から、もっともデータ・エ
    ッジ遷移が発生する可能性の少ない時間軸上の位置を特
    定し、そのタイミングで発生するようなリタイミング信
    号を前記複数のローカル・クロック信号から選択する段
    階とを有する、 リタイミング信号の選択方法。
  2. 【請求項２】（ｃ）前記直列データ・ストリームの追加
    のＮ個のデータ・エッジ遷移の時間軸上の位置分布を検
    出する第二のソート段階と、 （ｄ）前記第二のソート段階で検出されたＮ個の追加の
    データ・エッジ遷移の時間軸上の位置分布から、もっと
    もデータ・エッジ遷移が発生する可能性の少ない時間軸
    上の位置を特定し、そのタイミングで発生するようなリ
    タイミング信号を前記複数のローカル・クロック信号か
    ら選択する段階とを有する、 請求項１のリタイミング信号の選択方法。
  3. 【請求項３】前記ソート段階で検出されたＭ個及びＮ個
    のデータ・エッジ遷移の時間軸上の位置分布を統合する
    段階を有し、 前記（ｄ）の段階が、前記統合されたＭ個及びＮ個のデ
    ータ・エッジ遷移の時間軸上の位置分布からもっともデ
    ータ・エッジ遷移が発生する可能性の少ない時間軸上の
    位置を特定し、そのタイミングで発生するようなリタイ
    ミング信号を前記複数のローカル・クロック信号から選
    択する段階とを有する、 請求項２のリタイミング信号の選択方法。
  4. 【請求項４】前記（ｄ）の段階の各リタイミング信号の
    選択の前に、前記統合されたデータ・エッジ遷移の時間
    軸上の位置分布をあらかじめ定められたデータ・エッジ
    遷移の時間軸上の位置分布を表す基準と比較する段階
    と、 前記統合されたデータ・エッジ遷移の分布が前記基準に
    合致しない場合には、前記ソート段階によって検出され
    たデータ・エッジ遷移を消去して、前記（ａ）のソート
    を行う段階に戻る段階とを有する、 請求項３のリタイミング信号の選択方法。
  5. 【請求項５】リタイミング信号を直列データ・ストリー
    ムから抽出する方法であって、 （ａ）ローカル・クロックに対する前記直列データ・ス
    トリームのデータ・エッジ遷移の時間的な位置を決定す
    る段階と、 （ｂ）前記ローカル・クロックに対する前記データ・エ
    ッジ遷移の位置を表す情報を記憶する段階と、 （ｃ）前記直列データ・ストリームのＭ個のデータ・エ
    ッジ遷移について前記（ａ）の段階及び前記（ｂ）の段
    階を繰り返す段階と、 （ｄ）周波数は同じであるが位相の異なる複数のローカ
    ル・クロック信号を確立する段階と、 （ｅ）前記複数のローカル・クロック信号を前記記憶さ
    れたＭ個のデータ・エッジ遷移の位置によって形成され
    る分布とを比較することにより該複数のローカル・クロ
    ック信号から許容可能なリタイミング信号を選択する段
    階とを有する、 リタイミング信号抽出方法。
  6. 【請求項６】前記選択段階（ｅ）が、 第一の予め定義されたしきい値を超えるデータ・エッジ
    遷移カウントを有する２つの時間間隔のほぼ中央の時間
    間隔で生ずるような前記リタイミング信号を前記複数の
    ローカル・クロック信号から選択することを含む、 請求項５のリタイミング信号抽出方法。
  7. 【請求項７】（ｆ）前記直列データ・ストリームの追加
    のＮ個のデータ・エッジ遷移について段階（ａ）及び段
    階（ｂ）を繰り返す段階と、 （ｇ）位相の異なる複数のローカル・クロック信号とデ
    ータ・エッジ遷移の前記Ｎ個の追加の指示とを比較する
    ことによって、該ローカル・クロック信号から新しいリ
    タイミング信号を選択する段階とを有する、 請求項６のリタイミング信号抽出方法。
  8. 【請求項８】直列データ・ストリームのためのリタイミ
    ング信号を生成する装置であって、 （ａ）前記直列データ・ストリームを受信するように結
    合された入力を有し、前記直列データ・ストリームの複
    数のデータ・エッジ遷移の各々の時間軸上の位置を決定
    する、データ・エッジ・ソーティング回路と、 （ｂ）前記ソートされたデータ・エッジ遷移を統合する
    手段と、 （ｃ）位相の異なる複数のローカル・クロック信号を生
    成する手段と、 （ｄ）前記複数のローカル・クロック信号と前記統合さ
    れたデータ・エッジ遷移とを比較することによって、該
    ローカル・クロック信号から許容できるリタイミング・
    クロック位相を識別する比較手段とを有する、 リタイミング信号生成装置。
  9. 【請求項９】前記統合手段（ｂ）が、 複数の時間スロット・カウンタを有し、ソートされたデ
    ータ遷移が前記時間スロット・カウンタのうちのひとつ
    に割り当てられる、 請求項８のリタイミング信号生成装置。
  10. 【請求項１０】前記比較手段（ｄ）が、クロック選択ロ
    ジックを有し、前記複数のデータ・エッジ遷移がソート
    された後にリタイミング・クロックの位相に一致するこ
    とを識別するために、関連する時間スロット・カウンタ
    値を前記クロック選択ロジックに出力する、 請求項９の装置。
  11. 【請求項１１】前記クロック選択ロジックの前記出力に
    結合され、前記選択されたリタイミング・クロック信号
    の指示を保持するためのクロック選択レジスタを有し、 前記クロック選択ロジックが、前記時間スロット・カウ
    ンタの前記統合された分布と適正にグループ化された遷
    移分布のしきい値から成る予定された仕様に係わる要件
    とを比較する手段、及び 前記時間スロット・カウンタの前記統合された分布が前
    記予定された仕様に係わる要件に合致しないとき前記ク
    ロック選択レジスタをクリアする手段を有する、 請求項１０のリタイミング信号生成装置。
JP27055091A 1990-10-09 1991-09-24 リタイミング信号の選択方法、リタイミング信号の抽出方法及びリタイミング信号生成装置 Expired - Lifetime JPH0795732B2 (ja)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778774B2 (ja) * 1991-02-22 1995-08-23 インターナショナル・ビジネス・マシーンズ・コーポレイション 短待ち時間データ回復装置及びメッセージデータの同期化方法
WO1995001021A1 (en) * 1993-06-25 1995-01-05 Xircom, Incorporated Nrz clock recovery with instant lock
KR970002949B1 (ko) * 1994-05-25 1997-03-13 삼성전자 주식회사 디지탈 통신시스템의 클럭발생방법 및 그 회로
US5654988A (en) * 1995-09-29 1997-08-05 Intel Corporation Apparatus for generating a pulse clock signal for a multiple-stage synchronizer
US5761254A (en) * 1996-01-31 1998-06-02 Advanced Micro Devices, Inc. Digital architecture for recovering NRZ/NRZI data
JP2806863B2 (ja) * 1996-02-27 1998-09-30 日本電気エンジニアリング株式会社 ビット同期回路
JPH10215289A (ja) 1996-06-04 1998-08-11 Matsushita Electric Ind Co Ltd 同期装置
US6044122A (en) * 1997-01-23 2000-03-28 Ericsson, Inc. Digital phase acquisition with delay locked loop
US6570916B1 (en) 1997-03-04 2003-05-27 Semiconductor Components Industries Llc Adaptive equalization circuit and method
US5910742A (en) * 1997-06-16 1999-06-08 Cypress Semiconductor Corp. Circuit and method for data recovery
US6181757B1 (en) * 1998-04-27 2001-01-30 Motorola Inc. Retiming method and means
US6359479B1 (en) * 1998-08-04 2002-03-19 Juniper Networks, Inc. Synchronizing data transfers between two distinct clock domains
US6366307B1 (en) * 2000-03-24 2002-04-02 Hewlett-Packard Co. Clock independent pulse width modulation
JP3660638B2 (ja) * 2002-03-27 2005-06-15 株式会社東芝 クロック抽出回路
US6593791B1 (en) * 2002-04-03 2003-07-15 Applied Micro Circuits Corporation Precision digital delay element having stable operation over varied manufacturing processes and environmental operating conditions
US6597213B1 (en) * 2002-04-03 2003-07-22 Applied Micro Circuits Corporation Cascadable frequency doubler having stable operation over varied manufacturing processes and environmental operating conditions
US7567629B2 (en) 2003-04-29 2009-07-28 Jesper Jonas Fredriksson Multiphase clock recovery
US20050013396A1 (en) * 2003-07-15 2005-01-20 Adtran, Inc. Digital clock recovery circuit employing fixed clock oscillator driving fractional delay line
US7397876B2 (en) * 2004-08-11 2008-07-08 International Business Machines Corporation Methods and arrangements for link power reduction
US7856283B2 (en) * 2005-12-13 2010-12-21 Sigmatel, Inc. Digital microphone interface, audio codec and methods for use therewith
US9128643B2 (en) * 2012-05-17 2015-09-08 Silicon Motion Inc. Method and apparatus performing clock extraction utilizing edge analysis upon a training sequence equalization pattern
US9112655B1 (en) * 2013-07-30 2015-08-18 Altera Corporation Clock data recovery circuitry with programmable clock phase selection

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3504340A (en) * 1967-05-08 1970-03-31 Ibm Triple error correction circuit
US3986126A (en) * 1975-05-15 1976-10-12 International Business Machines Corporation Serial pulse-code-modulated retiming system
US4305045A (en) * 1979-11-14 1981-12-08 Bell Telephone Laboratories, Incorporated Phase locked loop clock synchronizing circuit with programmable controller
JPS6074745A (ja) * 1983-09-30 1985-04-27 Hitachi Ltd タイミング抽出回路
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
US4672639A (en) * 1984-05-24 1987-06-09 Kabushiki Kaisha Toshiba Sampling clock pulse generator
EP0185779B1 (en) * 1984-12-21 1990-02-28 International Business Machines Corporation Digital phase locked loop
US4653074A (en) * 1985-01-24 1987-03-24 Sperry Corporation Bit sync generator
IT1200896B (it) * 1985-12-18 1989-01-27 Sgs Microelettronica Spa Circuito di risincronizzazione di segnali impulsivi,particolarmente per periferiche di microprocessori
US4841551A (en) * 1987-01-05 1989-06-20 Grumman Aerospace Corporation High speed data-clock synchronization processor
US5022057A (en) * 1988-03-11 1991-06-04 Hitachi, Ltd. Bit synchronization circuit
US4819251A (en) * 1988-05-06 1989-04-04 Rockwell International Corporation High speed non-return-to-zero digital clock recovery apparatus
US4972444A (en) * 1988-07-14 1990-11-20 International Business Machines Corporation Digital phase-locked device and method
US5034967A (en) * 1988-11-14 1991-07-23 Datapoint Corporation Metastable-free digital synchronizer with low phase error
US5095498A (en) * 1989-02-06 1992-03-10 Motorola, Inc. Bit synchronizer
US4908842A (en) * 1989-02-14 1990-03-13 Galen Collins Flash synchronized gated sample clock generator
ATE110505T1 (de) * 1989-02-23 1994-09-15 Siemens Ag Verfahren und anordnung zum anpassen eines taktes an ein plesiochrones datensignal und zu dessen abtakten mit dem angepassten takt.
US4959846A (en) * 1989-09-11 1990-09-25 Raynet Corporation Clock recovery apparatus including a clock frequency adjuster
US5022056A (en) * 1989-10-23 1991-06-04 National Semiconductor Corporation Method and structure for digital phase synchronization
US5036528A (en) * 1990-01-29 1991-07-30 Tandem Computers Incorporated Self-calibrating clock synchronization system

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