JPH04266211A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
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- JPH04266211A JPH04266211A JP2698291A JP2698291A JPH04266211A JP H04266211 A JPH04266211 A JP H04266211A JP 2698291 A JP2698291 A JP 2698291A JP 2698291 A JP2698291 A JP 2698291A JP H04266211 A JPH04266211 A JP H04266211A
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Links
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000003111 delayed effect Effects 0.000 claims description 6
- 230000001934 delay Effects 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パルス幅調整回路に関
し、特にクロック等のパルス信号のパルス幅を調整する
回路に関する。
し、特にクロック等のパルス信号のパルス幅を調整する
回路に関する。
【０００２】
【従来の技術】従来、この種のパルス幅調整回路では、
図３に示すように、入力端子１からの入力信号をインバ
ータ１４に入力し、その出力を積分回路５を通し、抵抗
器５１とコンデンサ５２で決まる時定数を持った信号と
した後、その信号をコンデンサ１５で交流結合後、直流
バイアスを可変抵抗器１６で加えてインバータ１７に入
力する。インバータ１７のしきい値レベルに最適パルス
幅がくるように直流バイアスを可変抵抗器１６で調整す
ることによりインバータ１７の出力で最適デューティの
信号を出力端子１２に得ていた。
図３に示すように、入力端子１からの入力信号をインバ
ータ１４に入力し、その出力を積分回路５を通し、抵抗
器５１とコンデンサ５２で決まる時定数を持った信号と
した後、その信号をコンデンサ１５で交流結合後、直流
バイアスを可変抵抗器１６で加えてインバータ１７に入
力する。インバータ１７のしきい値レベルに最適パルス
幅がくるように直流バイアスを可変抵抗器１６で調整す
ることによりインバータ１７の出力で最適デューティの
信号を出力端子１２に得ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のパルス
幅調整回路は、コンデンサと抵抗器で構成される積分回
路通過後の信号のオフセット値を変えてパルス幅の調整
を行なうため、オフセット値の調整を行ないゲート入力
される信号のＨレベルあるいはＬレベルとゲートのしき
い値の電位差に余裕がない場合、ノイズによる誤動作が
発生するという欠点があった。
幅調整回路は、コンデンサと抵抗器で構成される積分回
路通過後の信号のオフセット値を変えてパルス幅の調整
を行なうため、オフセット値の調整を行ないゲート入力
される信号のＨレベルあるいはＬレベルとゲートのしき
い値の電位差に余裕がない場合、ノイズによる誤動作が
発生するという欠点があった。
【０００４】
【課題を解決するための手段】本発明のパルス幅調整回
路は、抵抗器及びコンデンサからなり入力信号を積分し
その立上り及び立下りを所定時間遅延させる積分回路と
、前記積分回路の遅延出力により前記入力信号のパルス
幅を前記所定時間広げるＯＲゲートと、前記積分回路の
遅延出力により前記入力信号のパルス幅を前記所定時間
狭めるＡＮＤゲートと、前記入力信号のＨレベル状態の
時間とＬレベル状態の時間との大小を比較し比較結果に
基づく選択信号を出力する比較手段と、前記選択信号に
基づき前記ＯＲゲートの出力か前記ＡＮＤゲートの出力
のいずれかを選択し出力する選択手段とを備えている。
路は、抵抗器及びコンデンサからなり入力信号を積分し
その立上り及び立下りを所定時間遅延させる積分回路と
、前記積分回路の遅延出力により前記入力信号のパルス
幅を前記所定時間広げるＯＲゲートと、前記積分回路の
遅延出力により前記入力信号のパルス幅を前記所定時間
狭めるＡＮＤゲートと、前記入力信号のＨレベル状態の
時間とＬレベル状態の時間との大小を比較し比較結果に
基づく選択信号を出力する比較手段と、前記選択信号に
基づき前記ＯＲゲートの出力か前記ＡＮＤゲートの出力
のいずれかを選択し出力する選択手段とを備えている。
【０００５】また、上記構成において、前記比較手段は
、前記入力信号を直流信号に変換しそのレベルの平均値
に対応する電圧を出力する整流部と、前記入力信号のＨ
レベル状態及びＬレベル状態それぞれの時間が等しい場
合の平均値に対応する基準電圧を発生する基準電源部と
、前記整流部の出力電圧と前記基準電源部の基準電圧と
の大小を比較し比較結果に基づく選択信号を出力する比
較部とを有する構成とすることもできる。
、前記入力信号を直流信号に変換しそのレベルの平均値
に対応する電圧を出力する整流部と、前記入力信号のＨ
レベル状態及びＬレベル状態それぞれの時間が等しい場
合の平均値に対応する基準電圧を発生する基準電源部と
、前記整流部の出力電圧と前記基準電源部の基準電圧と
の大小を比較し比較結果に基づく選択信号を出力する比
較部とを有する構成とすることもできる。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】本回路は、積分回路５で遅延時間を調整し
、その遅延時間分だけ入力信号のＨレベル幅を狭めて出
力する２入力ＡＮＤ６と、Ｈレベルのパルス幅を広げて
出力する２入力ＯＲ７と、入力信号のＨレベルのパルス
幅により２入力ＡＮＤ６の出力か２入力ＯＲ７の出力か
を選択するための選択信号を出力する整流器２及び比較
器３と、比較器３からの選択信号および２入力ＡＮＤ６
と２入力ＯＲ７との出力を入力し、出力信号を選択する
２入力ＡＮＤ９，２入力ＡＮＤ１０，２入力ＯＲ１１と
で構成される。パルス幅の可変は入力信号と積分回路５
により遅延させた信号のＡＮＤ論理またはＯＲ論理で行
なうためゲート入力のオフセット調整を不要とすること
によりノイズによる影響を受けない。
、その遅延時間分だけ入力信号のＨレベル幅を狭めて出
力する２入力ＡＮＤ６と、Ｈレベルのパルス幅を広げて
出力する２入力ＯＲ７と、入力信号のＨレベルのパルス
幅により２入力ＡＮＤ６の出力か２入力ＯＲ７の出力か
を選択するための選択信号を出力する整流器２及び比較
器３と、比較器３からの選択信号および２入力ＡＮＤ６
と２入力ＯＲ７との出力を入力し、出力信号を選択する
２入力ＡＮＤ９，２入力ＡＮＤ１０，２入力ＯＲ１１と
で構成される。パルス幅の可変は入力信号と積分回路５
により遅延させた信号のＡＮＤ論理またはＯＲ論理で行
なうためゲート入力のオフセット調整を不要とすること
によりノイズによる影響を受けない。
【０００９】次に動作を説明する。
【００１０】入力端子１に入力するクロック等の周期的
な繰り返し信号は、２入力ＡＮＤ６の入力６１と２入力
ＯＲ７の入力７１とには入力端子１より直結で入力され
る。一方、２入力ＡＮＤ６の入力６２及び２入力ＯＲ７
の入力７２には積分回路５を通して入力することにより
、抵抗器５１とコンデンサ５２の値で決まる時定数を持
った波形で入力される。また、ここではＴＴＬレベルの
ゲートで説明する。ＴＴＬの論理回路は、ほぼ１，３Ｖ
のしきい値を境としてＨレベル又はＬレベルの判定を行
なっている。よって入力信号がＨレベルのパルス幅がＬ
レベルの幅より広く、それが周期的に繰り返される信号
の場合に、図２（ａ）に示すように、入力６２に入力さ
れる信号はしきい値レベルでは、入力６１に入力される
信号よりｔ１で示す時間だけ遅れてＨレベルと判定され
、同様にＬレベルの判定もｔ１で示す時間だけ遅れて判
定される。よって２入力ＡＮＤ６の出力６３では入力信
号よりｔ１の遅延時間分だけＨレベルのパルス幅が狭く
Ｌレベルの幅が広がった信号となって出力される。つま
り積分回路５の抵抗器５１とコンデンサ５２の値を変え
ることにより時定数を調整し入力６２に入力する信号の
遅延時間ｔ１を決めることにより出力６３のパルス幅を
設定することが可能となる。また、Ｈレベルのパルス幅
がＬレベルの幅より狭く、それが周期的に繰り返されて
いる信号を入力した場合には、図２（ｂ）に示すように
、２入力ＯＲ７の入力７２に入力される信号が積分回路
５の時定数により遅延されて入力し、出力７３では入力
信号よりｔ２の遅延時間分だけＨレベルのパルス幅が広
くＬレベルの幅が狭くなった信号となって出力される。 上記の説明のように２入力ＡＮＤ６は入力端子１に入力
される信号のＨレベルのパルス幅が広い場合にＨレベル
のパルス幅を狭くする動作を行ない、２入力ＯＲ７は入
力端子１に入力される信号のＨレベルのパルス幅が狭い
場合にＨレベルのパルス幅を広げる動作を行なう。
な繰り返し信号は、２入力ＡＮＤ６の入力６１と２入力
ＯＲ７の入力７１とには入力端子１より直結で入力され
る。一方、２入力ＡＮＤ６の入力６２及び２入力ＯＲ７
の入力７２には積分回路５を通して入力することにより
、抵抗器５１とコンデンサ５２の値で決まる時定数を持
った波形で入力される。また、ここではＴＴＬレベルの
ゲートで説明する。ＴＴＬの論理回路は、ほぼ１，３Ｖ
のしきい値を境としてＨレベル又はＬレベルの判定を行
なっている。よって入力信号がＨレベルのパルス幅がＬ
レベルの幅より広く、それが周期的に繰り返される信号
の場合に、図２（ａ）に示すように、入力６２に入力さ
れる信号はしきい値レベルでは、入力６１に入力される
信号よりｔ１で示す時間だけ遅れてＨレベルと判定され
、同様にＬレベルの判定もｔ１で示す時間だけ遅れて判
定される。よって２入力ＡＮＤ６の出力６３では入力信
号よりｔ１の遅延時間分だけＨレベルのパルス幅が狭く
Ｌレベルの幅が広がった信号となって出力される。つま
り積分回路５の抵抗器５１とコンデンサ５２の値を変え
ることにより時定数を調整し入力６２に入力する信号の
遅延時間ｔ１を決めることにより出力６３のパルス幅を
設定することが可能となる。また、Ｈレベルのパルス幅
がＬレベルの幅より狭く、それが周期的に繰り返されて
いる信号を入力した場合には、図２（ｂ）に示すように
、２入力ＯＲ７の入力７２に入力される信号が積分回路
５の時定数により遅延されて入力し、出力７３では入力
信号よりｔ２の遅延時間分だけＨレベルのパルス幅が広
くＬレベルの幅が狭くなった信号となって出力される。 上記の説明のように２入力ＡＮＤ６は入力端子１に入力
される信号のＨレベルのパルス幅が広い場合にＨレベル
のパルス幅を狭くする動作を行ない、２入力ＯＲ７は入
力端子１に入力される信号のＨレベルのパルス幅が狭い
場合にＨレベルのパルス幅を広げる動作を行なう。
【００１１】また入力端子１に入力された信号は整流器
２の入力２１にも入力される。整流器２は入力した交流
信号を直流信号に変換しその平均値に対応する電圧を出
力する回路であり、入力した信号のパルス幅が広い場合
には出力電圧は上がり、狭い場合には整流器２の出力電
圧は下がる。整流器２の出力２２は比較器３の＋端子に
接続され、比較器３の−端子には整流器２の入力２１に
Ｈレベルのパルス幅とＬレベルの幅が等しい信号（デュ
ーティ５０％）を入力したときに出力２２で出力される
電圧と同じ値の基準電圧を出力する基準電源４を接続す
る。よって比較器３の出力３２の出力は入力端子１にＨ
パルス幅がＬレベルの幅より広い信号が入力されたとき
ＴＴＬレベルでＨレベルとなる電圧を出力し、Ｈレベル
のパルス幅がＬレベルの幅より狭い信号が入力されたと
きＴＴＬレベルでＬレベルとなる電圧を出力する。この
出力は２入力ＡＮＤ９の入力９２に入力し、インバータ
８で反転し出力が２入力ＡＮＤ１０の入力１０２に入力
する。これにより入力端子１にＨレベルのパルス幅がＬ
レベルの幅より広い信号が入力されたときには２入力Ａ
ＮＤ９の入力９２はＨレベルが入力されるため、２入力
ＡＮＤ６の出力６３の信号が２入力ＡＮＤ９の出力９３
に出力される。一方、２入力ＡＮＤ１０の入力１０２は
Ｌレベルが入力されるため、出力１０３はＬレベル固定
となり２入力ＯＲ１１の出力つまり出力端子１２には２
入力ＡＮＤ６の出力６３の波形が出力される。
２の入力２１にも入力される。整流器２は入力した交流
信号を直流信号に変換しその平均値に対応する電圧を出
力する回路であり、入力した信号のパルス幅が広い場合
には出力電圧は上がり、狭い場合には整流器２の出力電
圧は下がる。整流器２の出力２２は比較器３の＋端子に
接続され、比較器３の−端子には整流器２の入力２１に
Ｈレベルのパルス幅とＬレベルの幅が等しい信号（デュ
ーティ５０％）を入力したときに出力２２で出力される
電圧と同じ値の基準電圧を出力する基準電源４を接続す
る。よって比較器３の出力３２の出力は入力端子１にＨ
パルス幅がＬレベルの幅より広い信号が入力されたとき
ＴＴＬレベルでＨレベルとなる電圧を出力し、Ｈレベル
のパルス幅がＬレベルの幅より狭い信号が入力されたと
きＴＴＬレベルでＬレベルとなる電圧を出力する。この
出力は２入力ＡＮＤ９の入力９２に入力し、インバータ
８で反転し出力が２入力ＡＮＤ１０の入力１０２に入力
する。これにより入力端子１にＨレベルのパルス幅がＬ
レベルの幅より広い信号が入力されたときには２入力Ａ
ＮＤ９の入力９２はＨレベルが入力されるため、２入力
ＡＮＤ６の出力６３の信号が２入力ＡＮＤ９の出力９３
に出力される。一方、２入力ＡＮＤ１０の入力１０２は
Ｌレベルが入力されるため、出力１０３はＬレベル固定
となり２入力ＯＲ１１の出力つまり出力端子１２には２
入力ＡＮＤ６の出力６３の波形が出力される。
【００１２】また、入力端子１にＨレベルのパルス幅が
Ｌレベルの幅より狭い信号が入力されたときには２入力
ＡＮＤ９の入力９２はＬレベルが入力され、出力９３は
Ｌレベル固定となる。一方、２入力ＡＮＤ１０の入力１
０２はＨレベルが入力されるため、２入力ＯＲ７の出力
７３の信号が２入力ＡＮＤ１０の出力１０３に出力され
、出力端子１２には２入力ＯＲ７の出力７３の波形が出
力される。
Ｌレベルの幅より狭い信号が入力されたときには２入力
ＡＮＤ９の入力９２はＬレベルが入力され、出力９３は
Ｌレベル固定となる。一方、２入力ＡＮＤ１０の入力１
０２はＨレベルが入力されるため、２入力ＯＲ７の出力
７３の信号が２入力ＡＮＤ１０の出力１０３に出力され
、出力端子１２には２入力ＯＲ７の出力７３の波形が出
力される。
【００１３】
【発明の効果】以上説明したように本発明は、論理ゲー
ト入力のオフセット調整を行なわずにパルス幅の調整を
可能とすることにより、ノイズによる誤動作を無くす効
果がある。
ト入力のオフセット調整を行なわずにパルス幅の調整を
可能とすることにより、ノイズによる誤動作を無くす効
果がある。
【図１】本発明の一実施例の回路図である。
【図２】同時（ａ）は２入力ＡＮＤ６の入出力波形の一
例を示す図、同図（ｂ）は２入力ＯＲ７の入出力波形の
一例を示す図である。
例を示す図、同図（ｂ）は２入力ＯＲ７の入出力波形の
一例を示す図である。
【図３】従来のパルス幅調整回路を示す回路図である。
１ 入力端子
２ 整流器
３ 比較器
４ 基準電源
５ 積分回路
６，９，１０ ２入力ＡＮＤ
７，１１ ２入力ＯＲ
８，１４，１７ インバータ
１２ 出力端子
１５ コンデンサ
１６ 可変抵抗器
Claims (2)
- 【請求項１】 抵抗器及びコンデンサからなり入力信
号を積分しその立上り及び立下りを所定時間遅延させる
積分回路と、前記積分回路の遅延出力により前記入力信
号のパルス幅を前記所定時間広げるＯＲゲートと、前記
積分回路の遅延出力により前記入力信号のパルス幅を前
記所定時間狭めるＡＮＤゲートと、前記入力信号のＨレ
ベル状態の時間とＬレベル状態の時間との大小を比較し
比較結果に基づく選択信号を出力する比較手段と、前記
選択信号に基づき前記ＯＲゲートの出力か前記ＡＮＤゲ
ートの出力のいずれかを選択し出力する選択手段とを備
えたことを特徴とするパルス幅調整回路。 - 【請求項２】 前記比較手段は、前記入力信号を直流
信号に変換しそのレベルの平均値に対応する電圧を出力
する整流部と、前記入力信号のＨレベル状態及びＬレベ
ル状態それぞれの時間が等しい場合の平均値に対応する
基準電圧を発生する基準電源部と、前記整流部の出力電
圧と前記基準電源部の基準電圧との大小を比較し比較結
果に基づく選択信号を出力する比較部とを有することを
特徴とする請求項１記載のパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2698291A JPH04266211A (ja) | 1991-02-21 | 1991-02-21 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2698291A JPH04266211A (ja) | 1991-02-21 | 1991-02-21 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04266211A true JPH04266211A (ja) | 1992-09-22 |
Family
ID=12208368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2698291A Pending JPH04266211A (ja) | 1991-02-21 | 1991-02-21 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04266211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
-
1991
- 1991-02-21 JP JP2698291A patent/JPH04266211A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015509672A (ja) * | 2012-02-07 | 2015-03-30 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | デューティ・サイクル調整回路および方法 |
| CN109900971A (zh) * | 2017-12-11 | 2019-06-18 | 长鑫存储技术有限公司 | 脉冲信号延时检测方法、装置以及半导体存储器 |
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