JPH0529893A - デユーテイ調整回路 - Google Patents
デユーテイ調整回路Info
- Publication number
- JPH0529893A JPH0529893A JP3206230A JP20623091A JPH0529893A JP H0529893 A JPH0529893 A JP H0529893A JP 3206230 A JP3206230 A JP 3206230A JP 20623091 A JP20623091 A JP 20623091A JP H0529893 A JPH0529893 A JP H0529893A
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- clock signal
- duty ratio
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- KIWSYRHAAPLJFJ-DNZSEPECSA-N n-[(e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enyl]pyridine-3-carboxamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/CNC(=O)C1=CC=CN=C1 KIWSYRHAAPLJFJ-DNZSEPECSA-N 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 任意の値のデューティ比のクロック信号を入
力し、常に一定のデューティ比のクロック信号に変換し
て出力する。 【構成】 Ｄ−ＦＦ２は、周期Ｔの入力クロック信号
（ａ）を２分周し、周期２ＴのＱ出力（ｂ）およびＱバ
ー出力（ｃ）とする。Ｑバー出力（ｃ）は、遅延線３を
通過することにより、遅延時間τだけＱ出力（ｂ）より
も遅れ、遅延Ｑバー出力（ｄ）となる。Ｑ出力（ｂ）お
よび遅延Ｑバー出力（ｄ）はＥＸ−ＮＯＲ４へ与えら
れ、ここでＥＸ−ＮＯＲ論理が取られることにより、周
期Ｔでそのパルス幅Ｈが遅延時間τと等しいデューティ
比のクロック信号（ｅ）が得られる。
力し、常に一定のデューティ比のクロック信号に変換し
て出力する。 【構成】 Ｄ−ＦＦ２は、周期Ｔの入力クロック信号
（ａ）を２分周し、周期２ＴのＱ出力（ｂ）およびＱバ
ー出力（ｃ）とする。Ｑバー出力（ｃ）は、遅延線３を
通過することにより、遅延時間τだけＱ出力（ｂ）より
も遅れ、遅延Ｑバー出力（ｄ）となる。Ｑ出力（ｂ）お
よび遅延Ｑバー出力（ｄ）はＥＸ−ＮＯＲ４へ与えら
れ、ここでＥＸ−ＮＯＲ論理が取られることにより、周
期Ｔでそのパルス幅Ｈが遅延時間τと等しいデューティ
比のクロック信号（ｅ）が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、任意の値のデューテ
ィ比のクロック信号を入力し、常に一定のデューティ比
のクロック信号に変換して出力するデューティ調整回路
に関するものである。
ィ比のクロック信号を入力し、常に一定のデューティ比
のクロック信号に変換して出力するデューティ調整回路
に関するものである。
【０００２】
【従来の技術】従来より、この種のデューティ調整回路
として、図３に示すようなものがあった。図３におい
て、６は入力端子、７，１１はインバータ、８は抵抗器
８１，コンデンサ８２よりなる積分回路、９はコンデン
サ、１０は可変抵抗器、１２は出力端子である。このデ
ューティ調整回路では、入力信号（クロック信号）が端
子６へ与えられ、インバータ７にて反転され、積分器８
へ入力されて抵抗器８１とコンデンサ８２とで決まる時
定数をもった信号とされた後、コンデンサ９で交流結合
される。この交流結合された信号は、可変抵抗器１０に
て直流バイアスが加えられた後、インバータ１１へ与え
られる。ここで、端子１２より最適デューティ比の出力
信号（クロック信号）を得るべく、インバータ１１のし
きい値レベルに最適パルス幅がくるように、可変抵抗器
１０で直流バイアスを調整する。
として、図３に示すようなものがあった。図３におい
て、６は入力端子、７，１１はインバータ、８は抵抗器
８１，コンデンサ８２よりなる積分回路、９はコンデン
サ、１０は可変抵抗器、１２は出力端子である。このデ
ューティ調整回路では、入力信号（クロック信号）が端
子６へ与えられ、インバータ７にて反転され、積分器８
へ入力されて抵抗器８１とコンデンサ８２とで決まる時
定数をもった信号とされた後、コンデンサ９で交流結合
される。この交流結合された信号は、可変抵抗器１０に
て直流バイアスが加えられた後、インバータ１１へ与え
られる。ここで、端子１２より最適デューティ比の出力
信号（クロック信号）を得るべく、インバータ１１のし
きい値レベルに最適パルス幅がくるように、可変抵抗器
１０で直流バイアスを調整する。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のデューティ調整回路によると、インバータ１
１のしきい値レベルに最適パルス幅がくるように直流バ
イアスを調整するものとしているため、すなわちゲート
入力時のオフセット値を変えてゲート出力信号のパルス
幅の調整を行うものとしているため、オフセット値の調
整によってはゲート入力される信号の「Ｈ」レベル或い
は「Ｌ」レベルとゲートのしきい値との電位差に余裕が
なくなり、ノイズによる誤動作が発生し易くなるという
問題があった。また、積分回路８での抵抗器８１とコン
デンサ８２の選択および可変抵抗器１０の調整など、調
整個所が多いという問題もあった。また、入力クロック
信号のデューティ比によって、積分回路８と可変抵抗器
１０の調整値が異なるため、出力波形をオシロスコープ
等により確認しながらの調整が必要であった。
うな従来のデューティ調整回路によると、インバータ１
１のしきい値レベルに最適パルス幅がくるように直流バ
イアスを調整するものとしているため、すなわちゲート
入力時のオフセット値を変えてゲート出力信号のパルス
幅の調整を行うものとしているため、オフセット値の調
整によってはゲート入力される信号の「Ｈ」レベル或い
は「Ｌ」レベルとゲートのしきい値との電位差に余裕が
なくなり、ノイズによる誤動作が発生し易くなるという
問題があった。また、積分回路８での抵抗器８１とコン
デンサ８２の選択および可変抵抗器１０の調整など、調
整個所が多いという問題もあった。また、入力クロック
信号のデューティ比によって、積分回路８と可変抵抗器
１０の調整値が異なるため、出力波形をオシロスコープ
等により確認しながらの調整が必要であった。
【０００４】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、そのリセット端子お
よびプリセット端子が所定電源電圧に固定され、そのＱ
バー出力端子がそのＤ入力端子に接続され、そのクロッ
ク入力端子に周期Ｔのクロック信号が与えられるＤフリ
ップフロップと、このＤフリップフロップのＱバー出力
を所定時間τだけ遅延させる遅延線と、Ｄフリップフロ
ップのＱ出力と遅延線を通過した遅延Ｑバー出力とを入
力するＥＸ−ＮＯＲとを備えたものである。
を解決するためになされたもので、そのリセット端子お
よびプリセット端子が所定電源電圧に固定され、そのＱ
バー出力端子がそのＤ入力端子に接続され、そのクロッ
ク入力端子に周期Ｔのクロック信号が与えられるＤフリ
ップフロップと、このＤフリップフロップのＱバー出力
を所定時間τだけ遅延させる遅延線と、Ｄフリップフロ
ップのＱ出力と遅延線を通過した遅延Ｑバー出力とを入
力するＥＸ−ＮＯＲとを備えたものである。
【０００５】
【作用】したがってこの発明によれば、Ｄフリップフロ
ップのクロック入力端子に与えられた周期Ｔのクロック
信号は、２分周されたクロック信号となって、Ｑ出力端
子およびＱバー出力端子より出力される。Ｑバー出力端
子より出力されるクロック信号（Ｑバー出力）は、遅延
線を通過することにより、所定時間τだけ、Ｑ出力端子
より出力されるクロック信号（Ｑ出力）よりも遅れる。
このＱ出力と遅延Ｑバー出力とのＥＸ−ＮＯＲ論理が取
られることにより、周期Ｔでそのパルス幅Ｈが上記所定
時間（遅延時間）τと等しいデューティ比のクロック信
号が得られる。
ップのクロック入力端子に与えられた周期Ｔのクロック
信号は、２分周されたクロック信号となって、Ｑ出力端
子およびＱバー出力端子より出力される。Ｑバー出力端
子より出力されるクロック信号（Ｑバー出力）は、遅延
線を通過することにより、所定時間τだけ、Ｑ出力端子
より出力されるクロック信号（Ｑ出力）よりも遅れる。
このＱ出力と遅延Ｑバー出力とのＥＸ−ＮＯＲ論理が取
られることにより、周期Ｔでそのパルス幅Ｈが上記所定
時間（遅延時間）τと等しいデューティ比のクロック信
号が得られる。
【０００６】
【実施例】以下、本発明に係るデューティ調整回路を詳
細に説明する。
細に説明する。
【０００７】図１はこのデューティ調整回路の一実施例
を示すブロック回路構成図であり、本実施例では論理ゲ
ートとしてＴＴＬゲートで構成されている。同図におい
て、１は入力端子、２はＤフリップフロップ（以下、Ｄ
−ＦＦと略す）、３は遅延線、４はＥＸ−ＮＯＲ、５は
出力端子である。
を示すブロック回路構成図であり、本実施例では論理ゲ
ートとしてＴＴＬゲートで構成されている。同図におい
て、１は入力端子、２はＤフリップフロップ（以下、Ｄ
−ＦＦと略す）、３は遅延線、４はＥＸ−ＮＯＲ、５は
出力端子である。
【０００８】Ｄ−ＦＦ２のプリセット端子２５およびリ
セット端子２６は電源電圧＋５Ｖに固定されている。ま
た、Ｄ−ＦＦ２のクロック入力端子２１は入力端子１に
接続され、Ｑバー出力端子２４はＤ入力端子２２に接続
されている。Ｄ−ＦＦ２のＱ出力端子２３はＥＸ−ＮＯ
Ｒ４の一端側入力端子４１へ接続され、ＥＸ−ＮＯＲ４
の他端側入力端子４２は遅延線３を介してＤ−ＦＦ２の
Ｑバー出力端子２４へ接続されている。そして、ＥＸ−
ＮＯＲ４の出力端子４３が、出力端子５に接続されてい
る。
セット端子２６は電源電圧＋５Ｖに固定されている。ま
た、Ｄ−ＦＦ２のクロック入力端子２１は入力端子１に
接続され、Ｑバー出力端子２４はＤ入力端子２２に接続
されている。Ｄ−ＦＦ２のＱ出力端子２３はＥＸ−ＮＯ
Ｒ４の一端側入力端子４１へ接続され、ＥＸ−ＮＯＲ４
の他端側入力端子４２は遅延線３を介してＤ−ＦＦ２の
Ｑバー出力端子２４へ接続されている。そして、ＥＸ−
ＮＯＲ４の出力端子４３が、出力端子５に接続されてい
る。
【０００９】次に、このデューティ調整回路の動作につ
いて、図２に示すタイムチャートを参照しながら説明す
る。
いて、図２に示すタイムチャートを参照しながら説明す
る。
【００１０】図２（ａ）は入力端子１へ供与する周期Ｔ
のクロック信号（入力信号：デューティ比５０％以
下）、図２（ｂ）はＤ−ＦＦ２のＱ出力端子２３より出
力されるクロック信号（Ｑ出力）、図２（ｃ）はＤ−Ｆ
Ｆ２のＱバー出力端子２４より出力されるクロック信号
（Ｑバー出力）、図２（ｄ）はＥＸ−ＮＯＲ４の他端側
入力端子４２へ与えられる遅延Ｑバー出力、図２（ｅ）
は出力端子５より得られる一定デューティ比のクロック
信号（出力信号）である。
のクロック信号（入力信号：デューティ比５０％以
下）、図２（ｂ）はＤ−ＦＦ２のＱ出力端子２３より出
力されるクロック信号（Ｑ出力）、図２（ｃ）はＤ−Ｆ
Ｆ２のＱバー出力端子２４より出力されるクロック信号
（Ｑバー出力）、図２（ｄ）はＥＸ−ＮＯＲ４の他端側
入力端子４２へ与えられる遅延Ｑバー出力、図２（ｅ）
は出力端子５より得られる一定デューティ比のクロック
信号（出力信号）である。
【００１１】端子１へ供与される入力信号（ａ）はＤ−
ＦＦ２のクロック入力端子２１へ与えられる。Ｄ−ＦＦ
２は、この入力信号（ａ）を２分周し、周期２ＴのＱ出
力（ｂ）およびＱバー出力（ｃ）として、そのＱ出力端
子２３およびＱバー出力端子２４より出力する。Ｑバー
出力（ｃ）は、遅延線３を通過することにより、所定時
間（遅延時間）τだけＱ出力（ｂ）よりも遅れ、遅延Ｑ
バー出力（ｄ）となる。本実施例においては、遅延線３
での遅延時間τを、τ＝（１／２）・Ｔとしている。
ＦＦ２のクロック入力端子２１へ与えられる。Ｄ−ＦＦ
２は、この入力信号（ａ）を２分周し、周期２ＴのＱ出
力（ｂ）およびＱバー出力（ｃ）として、そのＱ出力端
子２３およびＱバー出力端子２４より出力する。Ｑバー
出力（ｃ）は、遅延線３を通過することにより、所定時
間（遅延時間）τだけＱ出力（ｂ）よりも遅れ、遅延Ｑ
バー出力（ｄ）となる。本実施例においては、遅延線３
での遅延時間τを、τ＝（１／２）・Ｔとしている。
【００１２】Ｑ出力（ｂ）および遅延Ｑバー出力（ｄ）
はＥＸ−ＮＯＲ４の一端側入力端子４１および他端側入
力端子４２へ与えられる。ＥＸ−ＮＯＲ４は供与された
Ｑ出力（ｂ）と遅延Ｑバー出力（ｄ）とのＥＸ−ＮＯＲ
論理を取る。これにより、ＥＸ−ＮＯＲ４の出力端子４
３すなわち出力端子５より、周期Ｔでそのパルス幅Ｈが
遅延時間τ（（１／２）・Ｔ）と等しいデューティ比
（５０％）のクロック信号（ｅ）が得られる。
はＥＸ−ＮＯＲ４の一端側入力端子４１および他端側入
力端子４２へ与えられる。ＥＸ−ＮＯＲ４は供与された
Ｑ出力（ｂ）と遅延Ｑバー出力（ｄ）とのＥＸ−ＮＯＲ
論理を取る。これにより、ＥＸ−ＮＯＲ４の出力端子４
３すなわち出力端子５より、周期Ｔでそのパルス幅Ｈが
遅延時間τ（（１／２）・Ｔ）と等しいデューティ比
（５０％）のクロック信号（ｅ）が得られる。
【００１３】本実施例によるデューティ調整回路によれ
ば、入力信号（ａ）の立ち上がりエッジのみで出力波形
が決まるため、入力信号（ａ）の周期Ｔが一定であれ
ば、入力信号（ａ）のデューティ比が変化しても常に一
定のデューティ比の出力信号（ｅ）が得られるものとな
る。
ば、入力信号（ａ）の立ち上がりエッジのみで出力波形
が決まるため、入力信号（ａ）の周期Ｔが一定であれ
ば、入力信号（ａ）のデューティ比が変化しても常に一
定のデューティ比の出力信号（ｅ）が得られるものとな
る。
【００１４】また、上述した実施例においては、遅延時
間τをτ＝（１／２）・Ｔとしてデューティ比５０％の
出力信号（ｅ）を得るものとしたが、図２より明かなよ
うに「遅延時間τ＝出力信号（ｅ）のパルス幅Ｈ」の関
係が成り立っているので、遅延時間τの値を変えること
により、任意のデューティ比の出力信号（ｅ）を得るこ
とが可能である。
間τをτ＝（１／２）・Ｔとしてデューティ比５０％の
出力信号（ｅ）を得るものとしたが、図２より明かなよ
うに「遅延時間τ＝出力信号（ｅ）のパルス幅Ｈ」の関
係が成り立っているので、遅延時間τの値を変えること
により、任意のデューティ比の出力信号（ｅ）を得るこ
とが可能である。
【００１５】
【発明の効果】以上説明したことから明らかなように本
発明によれば、Ｄフリップフロップのクロック入力端子
に周期Ｔのクロック信号を与えると、周期Ｔでそのパル
ス幅Ｈが遅延時間τと等しいデューティ比のクロック信
号が得られるものとなる。すなわち、本発明によれば、
従来の回路ようなオフセット調整の手段を用いずに、遅
延時間τの調整のみで、出力信号のデューティ比を調整
することが可能であり、ノイズによる誤動作が無くな
り、調整個所を削減することができるようになる。ま
た、従来の回路では入力クロック信号の周期が同じでも
デューティ比が違えば調整も異なり、波形を確認しなが
らの調整を必要としていたが、本発明によれば、入力ク
ロック信号の周期が同じであれば、デューティ比の大小
に拘らず、常に一定のデューティ比の出力信号が得られ
るものとなる。
発明によれば、Ｄフリップフロップのクロック入力端子
に周期Ｔのクロック信号を与えると、周期Ｔでそのパル
ス幅Ｈが遅延時間τと等しいデューティ比のクロック信
号が得られるものとなる。すなわち、本発明によれば、
従来の回路ようなオフセット調整の手段を用いずに、遅
延時間τの調整のみで、出力信号のデューティ比を調整
することが可能であり、ノイズによる誤動作が無くな
り、調整個所を削減することができるようになる。ま
た、従来の回路では入力クロック信号の周期が同じでも
デューティ比が違えば調整も異なり、波形を確認しなが
らの調整を必要としていたが、本発明によれば、入力ク
ロック信号の周期が同じであれば、デューティ比の大小
に拘らず、常に一定のデューティ比の出力信号が得られ
るものとなる。
【図１】本発明に係るデューティ調整回路の一実施例を
示すブロック回路構成図。
示すブロック回路構成図。
【図２】このデューティ調整回路の動作を説明するため
のタイムチャート。
のタイムチャート。
【図３】従来のデューティ調整回路を示す回路構成図。
２ Ｄフリップフロップ ３ 遅延線 ４ ＥＸ−ＮＯＲ ２１ クロック入力端子 ２２ Ｄ入力端子 ２３ Ｑ出力端子 ２４ Ｑバー出力端子 ２５ プリセット端子 ２６ リセット端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 そのリセット端子およびプリセット端子
が所定電源電圧に固定され、そのＱバー出力端子がその
Ｄ入力端子に接続され、そのクロック入力端子に周期Ｔ
のクロック信号が与えられるＤフリップフロップと、 このＤフリップフロップのＱバー出力を所定時間τだけ
遅延させる遅延線と、 前記ＤフリップフロップのＱ出力と前記遅延線を通過し
た遅延Ｑバー出力とを入力するＥＸ−ＮＯＲとを備えた
ことを特徴とするデューティ調整回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206230A JPH0529893A (ja) | 1991-07-24 | 1991-07-24 | デユーテイ調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3206230A JPH0529893A (ja) | 1991-07-24 | 1991-07-24 | デユーテイ調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529893A true JPH0529893A (ja) | 1993-02-05 |
Family
ID=16519918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3206230A Pending JPH0529893A (ja) | 1991-07-24 | 1991-07-24 | デユーテイ調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529893A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025149A (ja) * | 2004-07-07 | 2006-01-26 | Audio Technica Corp | デジタルオーディオ用の信号伝送装置 |
| JP2006067414A (ja) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | パルス幅補正回路 |
| JP2006261774A (ja) * | 2005-03-15 | 2006-09-28 | Kawasaki Microelectronics Kk | 遅延回路 |
| US7285998B2 (en) | 2005-03-25 | 2007-10-23 | Nec Corporation | Duty ratio adjusting circuit |
-
1991
- 1991-07-24 JP JP3206230A patent/JPH0529893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025149A (ja) * | 2004-07-07 | 2006-01-26 | Audio Technica Corp | デジタルオーディオ用の信号伝送装置 |
| JP2006067414A (ja) * | 2004-08-30 | 2006-03-09 | Kawasaki Microelectronics Kk | パルス幅補正回路 |
| JP2006261774A (ja) * | 2005-03-15 | 2006-09-28 | Kawasaki Microelectronics Kk | 遅延回路 |
| US7285998B2 (en) | 2005-03-25 | 2007-10-23 | Nec Corporation | Duty ratio adjusting circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4904948A (en) | Phase comparator circuit | |
| TWI666871B (zh) | 二倍頻裝置及方法 | |
| JPH04223614A (ja) | パルス幅変調器 | |
| JP3440120B2 (ja) | ディジタル信号からクロック信号を発生するための装置 | |
| JPH07264011A (ja) | クロックデューティ比自動調整回路 | |
| JPH0529893A (ja) | デユーテイ調整回路 | |
| JPH05211413A (ja) | 位相比較回路 | |
| JP2859082B2 (ja) | ビットクロック再生装置 | |
| US6894548B2 (en) | Circuit for modifying a clock signal to achieve a predetermined duty cycle | |
| US6998885B2 (en) | Apparatus and method for delay matching of full and divided clock signals | |
| JPH1065522A (ja) | 分周器用ｄｃ選別回路 | |
| JP2564431B2 (ja) | 階段波発生回路 | |
| JPH0846497A (ja) | 周波数位相比較器 | |
| US4558457A (en) | Counter circuit having improved output response | |
| JPH05102806A (ja) | デユーテイ調整回路 | |
| KR960005612B1 (ko) | 이.씨.엘(ecl) 게이트를 이용한 전압 제어 발진기 | |
| JPH04266211A (ja) | パルス幅調整回路 | |
| JP2734360B2 (ja) | ディジタル信号リピータ | |
| JP2664958B2 (ja) | クロックデューティ調整回路 | |
| JP2570813Y2 (ja) | ステップモータ駆動回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH0556656A (ja) | 基準クロツクを利用したデイジタル・デツドタイム回路 | |
| KR950004754A (ko) | 전압제어발진기의 발진주파수 제어장치 | |
| JPH05136662A (ja) | パルス供給回路 | |
| JPH1084277A (ja) | クロック生成回路 |