JPH04267337A - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPH04267337A
JPH04267337A JP2748791A JP2748791A JPH04267337A JP H04267337 A JPH04267337 A JP H04267337A JP 2748791 A JP2748791 A JP 2748791A JP 2748791 A JP2748791 A JP 2748791A JP H04267337 A JPH04267337 A JP H04267337A
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JP
Japan
Prior art keywords
contact hole
insulating film
film
etching
crown
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Pending
Application number
JP2748791A
Other languages
English (en)
Inventor
Keiji Shinohara
啓二 篠原
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Sony Corp
Original Assignee
Sony Corp
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Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、超LSI等の半導体装
置の製法に関し、特に金属クラウンのないコンタクトホ
ールの形成に係わる。
【0002】
【従来の技術】半導体集積回路の製造プロセス、特に超
LSI製造プロセスではパターン寸法が益々細くなり、
ドライエッチングによる加工精度も以前より厳しくなっ
てきている。リソグラフィー技術においても下地の段差
が大きいとコンタクトホールを形成する際のパターニン
グが困難になる等の問題があり、平坦化又は平滑化(以
後、総称して平坦化という)処理が必須となってきてい
る。通常、平坦化は、段差を有する表面上にレジスト膜
を塗布形成し、エッチバックして行われる。そして、配
線の接続は、このように平坦化した表面にレジストマス
クを形成し、ドライエッチング例えばRIE(反応イオ
ンエッチング)によってコンタクトホールを形成し、次
いで、コンタクトホールを含んで全面に配線材料を蒸着
、CVD等により形成し(例えばAl膜を形成するか、
或はブランケットタングステン(W)を形成しエッチバ
ックして又は選択タングステンCVDによりコンタクト
ホール内にタングステン埋込み層を形成してからAl膜
を全面に形成し)、その後、パターニングして下地導電
膜、例えばAl(又はAl合金)膜に接続する上層配線
を形成するようになされる。
【0003】
【発明が解決しようとする課題】しかし乍ら、上述の平
坦化により、ドライエッチングで新たな問題点が発生し
つつある。例えばRIEでは、反応性イオンの入射エネ
ルギーを利用している為、オーバーエッチング時の下地
金属膜のスパッタが問題となる。即ち、図3Aに示すよ
うに、素子が形成された半導体基板1上にSiO2 等
の絶縁膜2、下地Al(又はAl−Si等のAl合金)
膜3、例えばプラズマCVDによるSiN膜等の絶縁膜
4が順次形成され、平坦化後、レジストマスク5を介し
てRIEによって絶縁膜4にコンタクトホール6を形成
すると、オーバーエッチング時に下地Al(又はAl合
金)膜3がスパッタされ、蒸発、発散してホール内壁面
にAlクラウンと呼ばれるAl被着物7が形成される。 このAlクラウン7は、ひどい場合には図3Bに示すよ
うにレジストマスク5を除去しても残り、爾後の配線プ
ロセスに支障を来すものである。
【0004】このAlクラウン7はオーバーエッチング
を減少させると、少なくなるが、図4に示すように平坦
化後に、段差上部のAl(又はAl合金)膜パターン3
Aと段差下部のAl(又はAl合金)膜パターン3Bに
達するコンタクトホール6Aと6Bを同時にRIEで形
成すると、加工する絶縁膜4の膜厚が異なるために、浅
いコンタクトホール6Aほど過剰なオーバーエッチング
となり、浅いコンタクトホール6AでのAlクラウン7
の発生は防止できない。
【0005】特に、RIEによるコンタクトホール6の
形成ではイオン性(即ち反応性イオンの入射エネルギー
)が強いほど高精度のコンタクトホールが得られるが、
反面、イオン性が強いためにAlクラウン7が発生する
。また、このようなAlクラウン7は、程度が軽ければ
、レジストマスク5の除去時、又は後処理時に偶然除去
される事もあるが、除去されたAlクラウン7はダスト
となり、半導体装置製造に悪影響を及ぼすものである。 このように、Alクラウン7の問題は、平坦化等で加工
する絶縁膜4の膜厚が場所によって異なる場合、本質的
に発生するもので、その解決法が望まれていた。
【0006】本発明は、上述の点に鑑み、所謂金属クラ
ウンのないコンタクトホールの形成を可能にした半導体
装置の製法を提供するものである。
【0007】
【課題を解決するための手段】本発明は、下地金属膜1
3上の絶縁膜14にドライエッチングによりコンタクト
ホール16を形成する工程と、ドライエッチングで生じ
た金属クラウン17を、コンタクトホール16に対して
斜めから反応性イオン20を入射させてエッチング除去
する工程を有することを特徴とする。
【0008】
【作用】本発明においては、ドライエッチングによりコ
ンタクトホール16を形成した後、コンタクトホール1
6に対して斜めから反応性イオン20を入射させてエッ
チング処理することにより、下地金属膜13に影響を与
えずにホール内壁面に生じた金属クラウン17のみが選
択的に除去される。従って、金属クラウンのないコンタ
クトホールが形成される。
【0009】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【0010】本例においては、図1Aに示すように、素
子が形成された半導体基板11上に絶縁膜12、下地配
線のAl(又はAl合金)膜13及び絶縁膜14が順次
形成される。ここでは、図示せざるも表面の段差を平坦
化するために、レジスト膜を塗布形成した後、エッチバ
ックが行われ、絶縁膜14が平坦化されている。そして
、この絶縁膜14上に所定パターンのレジストマスク1
5を形成する。
【0011】次に、図1Bに示すように、レジストマス
ク15を介してイオン性の強いRIEにより絶縁膜14
に高精度のコンタクトホール16を形成する。このコン
タクトホール16は浅いために、他の深いコンタクトホ
ールを同時形成に際して過剰のオーバーエッチングがな
され、この結果、下地のAl(又はAl合金)膜13が
スパッタされて所謂Alクラウン17が発生する。尚、
このAlクラウン17は絶縁膜14及びレジストマスク
15の側壁に付着しており、成分としてはAl、C、F
、O等の混合物と考えられる。アッシングでも取れない
ことから安定なAl、F、Al2 O3 も含まれてい
ると考えられるが、ラジカル反応では除去困難である。
【0012】そこで、次に図2Cに示すように、例えば
RIBE(反応性イオンビームエッチング)等の反応性
イオンを方向性をもって照射可能な装置を用い、半導体
基板11に対して、即ちコンタクトホール16に対して
ホール径をA、ホール深さをBとしたときのθ=tan
 −1(A/B)で表わされる角度θより大きな角度で
反応性イオン20を入射させ、コンタクトホール内のレ
ジストマスク15及び絶縁膜14の側壁に付着したAl
クラウン17をエッチング除去する。角度θはコンタク
トホール16のアスペクト比により決まるので、Alク
ラウン17の発生しているコンタクトホール16によっ
て適宜決定すればよい。Alクラウン17として、絶縁
膜14の側壁に付着しているものは特に問題にならず、
レジスト膜15の側壁に付着しているものが問題となる
ため、方向性のある反応性イオン20をコンタクトホー
ル16に対して斜め方向により入射させて少なくともレ
ジストマスク15の側壁に付着してAlクラウン17を
除去する。
【0013】反応性ガスとしては、Cl2 、BCl3
 、HCl等のClを含む塩素系ガス、又はAr等の希
ガスと塩素系ガスの混合ガス等を用いることができる。 レジストマスク15及び絶縁膜14の側壁に均一に反応
性イオン20を入射させる為には、半導体基板11(所
謂ウエハ)を回転、又はウエハの方向を変えてエッチン
グすればよい。
【0014】しかる後、図2Dに示すように、レジスト
マスク15を除去し、コンタクトホール16内を含む全
面に配線材料例えばAl膜を蒸着等により被着形成し、
次いでパターニングして下地のAl(又はAl合金)膜
13に接続するAl上層配線18を形成する。
【0015】或は、図示せざるも図2Cの工程後、例え
ばブランケットタングステンを形成し、エッチバックし
て、又は選択タングステンCVDにより、コンタクトホ
ール16内にタングステン埋込み層を形成する。次いで
タングステン埋込み層に接するようにAl膜を形成し、
パターニングしてタングステン埋込み層を介して下地A
l(又はAl合金)膜13と接続するAl上層配線を形
成する。
【0016】上述の製法によれば、Al(又はAl合金
)膜13上の絶縁膜14に対してRIEによりコンタク
トホール16を形成した後、RIBE等の反応性イオン
を方向性をもって照射可能な装置を用いて斜めから反応
性イオン20を入射させることにより、RIEで発生し
たAlクラウン17をエッチング除去することができる
。しかもこの場合、ホール側壁に付着してAlクラウン
17のみが除去され、コンタクトホール16に臨む下地
のAl(又はAl合金)膜13はエッチングの影響を全
く受けることがない。従って、その後コンタクトホール
16を通じてAl上層配線18と下地のAl(又はAl
合金)膜13との接続が良好に行える。
【0017】尚、上例では下地金属膜としてAl系膜1
3を用いたが、その他、W、WSix等を用いた場合に
も本発明は応用可能である。
【0018】
【発明の効果】本発明によれば金属クラウンの無いコン
タクトホールの形成が可能となり、コンタクトホールを
介して上層配線と下地金属膜とを良好に接続することが
できる。従って、例えば微細コンタクトホールを必要と
する超LSI等の製造に適用して好適ならしめるもので
ある。
【図面の簡単な説明】
【図1】本発明の実施例の製造工程図(その1)である
【図2】本発明の実施例の製造工程図(その2)である
【図3】従来の説明に供する製造工程図である。
【図4】従来の説明に供する断面図である。
【符号の説明】
1  半導体基板 2  絶縁膜 3  Al(又はAl合金)膜 4  絶縁膜 5  レジストマスク 6  コンタクトホール 7  Alクラウン 11  半導体基板 12  絶縁膜 13  Al(又はAl合金)膜 14  絶縁膜 15  レジストマスク 16  コンタクトホール 17  Alクラウン 18  上層配線 20  反応性イオン

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  下地金属膜上の絶縁膜にドライエッチ
    ングによりコンタクトホールを形成する工程と、上記ド
    ライエッチングで生じた金属クラウンを、上記コンタク
    トホールに対して斜めから反応性イオンを入射させてエ
    ッチング除去する工程を有することを特徴とする半導体
    装置の製法。
JP2748791A 1991-02-21 1991-02-21 半導体装置の製法 Pending JPH04267337A (ja)

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JP2748791A JPH04267337A (ja) 1991-02-21 1991-02-21 半導体装置の製法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237603B1 (ko) * 1996-10-29 2000-01-15 전주범 박막형 광로 조절 장치의 액츄에이터

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100237603B1 (ko) * 1996-10-29 2000-01-15 전주범 박막형 광로 조절 장치의 액츄에이터

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