JPH04267344A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
薄膜トランジスタアレイ基板の製造方法Info
- Publication number
- JPH04267344A JPH04267344A JP3028384A JP2838491A JPH04267344A JP H04267344 A JPH04267344 A JP H04267344A JP 3028384 A JP3028384 A JP 3028384A JP 2838491 A JP2838491 A JP 2838491A JP H04267344 A JPH04267344 A JP H04267344A
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- JP
- Japan
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- film
- electrode
- amorphous silicon
- doped amorphous
- silicon film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
ドットマトリクスディスプレイの一方の基板となる薄膜
トランジスタ（ＴＦＴ）アレイ基板の製造方法に関する
。
ドットマトリクスディスプレイの一方の基板となる薄膜
トランジスタ（ＴＦＴ）アレイ基板の製造方法に関する
。
【０００２】
【従来の技術】図５乃至図８は、従来のＴＦＴアレイ基
板の製造方法の一例を断面図として示す製造工程図であ
り、図５はステップ（Ｓ）１からＳ３までを、図６はＳ
４からＳ６までを、図７はＳ７からＳ９までを、図８は
Ｓ１０からＳ１２までを示す。尚、図５乃至図８におい
て、左側はＴＦＴ部分の製造工程を、右側は接続端子部
の製造工程を示している。
板の製造方法の一例を断面図として示す製造工程図であ
り、図５はステップ（Ｓ）１からＳ３までを、図６はＳ
４からＳ６までを、図７はＳ７からＳ９までを、図８は
Ｓ１０からＳ１２までを示す。尚、図５乃至図８におい
て、左側はＴＦＴ部分の製造工程を、右側は接続端子部
の製造工程を示している。
【０００３】図に示されるように、従来は、製造に際し
てして、先ず、ガラス等からなる透光性の絶縁性基板２
１上に、スパッタ法によりクロム（Ｃｒ）又はタンタル
（Ｔａ）等からなる金属膜２２を形成する（図５のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２２をエッチングして複数
のゲート電極２２ａをアレイ状に形成する（図５のＳ２
）。このとき、同時に端子接続部２２ｂも形成する（図
５のＳ２）。次に、プラズマＣＶＤ法により、ゲート電
極２２ａを覆うように、基板２１上に、ゲート絶縁膜と
してのアモルファスシリコン窒化膜（ＳｉＮｘ膜）２３
、ノンドープアモルファスシリコン膜（ｎ−ａ−Ｓｉ膜
）２４、及びリンドープアモルファスシリコン膜（ｎ＋
ａ−Ｓｉ膜）２５を順に連続形成する（図５のＳ３）。
てして、先ず、ガラス等からなる透光性の絶縁性基板２
１上に、スパッタ法によりクロム（Ｃｒ）又はタンタル
（Ｔａ）等からなる金属膜２２を形成する（図５のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２２をエッチングして複数
のゲート電極２２ａをアレイ状に形成する（図５のＳ２
）。このとき、同時に端子接続部２２ｂも形成する（図
５のＳ２）。次に、プラズマＣＶＤ法により、ゲート電
極２２ａを覆うように、基板２１上に、ゲート絶縁膜と
してのアモルファスシリコン窒化膜（ＳｉＮｘ膜）２３
、ノンドープアモルファスシリコン膜（ｎ−ａ−Ｓｉ膜
）２４、及びリンドープアモルファスシリコン膜（ｎ＋
ａ−Ｓｉ膜）２５を順に連続形成する（図５のＳ３）。
【０００４】次に、ｎ＋ａ−Ｓｉ膜２５上にレジストパ
ターン（図示せず）を形成し、四フッ化炭素（ＣＦ４）
と酸素（Ｏ２）の混合ガスによるプラズマエッチングに
より、ｎ＋ａ−Ｓｉ膜２５及びｎ−ａ−Ｓｉ膜２４をエ
ッチングして、所定の形状の活性層２４と２５を形成す
る（図６のＳ４）。次に、ＩＴＯからなる透光性の導電
膜２６を形成する（図６のＳ５）。次に、導電膜２６を
ホトリソグラフィ技術により所望の形状にし、画素電極
２６ａを形成する（図６のＳ６）。
ターン（図示せず）を形成し、四フッ化炭素（ＣＦ４）
と酸素（Ｏ２）の混合ガスによるプラズマエッチングに
より、ｎ＋ａ−Ｓｉ膜２５及びｎ−ａ−Ｓｉ膜２４をエ
ッチングして、所定の形状の活性層２４と２５を形成す
る（図６のＳ４）。次に、ＩＴＯからなる透光性の導電
膜２６を形成する（図６のＳ５）。次に、導電膜２６を
ホトリソグラフィ技術により所望の形状にし、画素電極
２６ａを形成する（図６のＳ６）。
【０００５】次に、ホトリソグラフィ技術により接続端
子部２２ｂ上のＳｉＮｘ膜２３を除去し（図７のＳ７）
、基板全面にＡｌ等の金属導電膜２７を形成し（図７の
Ｓ８）、金属導電膜２７をエッチングして、ドレイン電
極２７ａとソース電極２７ｂとを形成する（図７のＳ９
）。このとき接続端子部２２ｂ上にも金属導電膜２７ｃ
を形成する（図７のＳ９）。
子部２２ｂ上のＳｉＮｘ膜２３を除去し（図７のＳ７）
、基板全面にＡｌ等の金属導電膜２７を形成し（図７の
Ｓ８）、金属導電膜２７をエッチングして、ドレイン電
極２７ａとソース電極２７ｂとを形成する（図７のＳ９
）。このとき接続端子部２２ｂ上にも金属導電膜２７ｃ
を形成する（図７のＳ９）。
【０００６】次に、ドレイン電極２７ａとソース電極２
７ｂとの間にある、ｎ＋ａ−Ｓｉ膜２５の露出部分をエ
ッチング除去する（図８のＳ１０）。次に、プラズマＣ
ＶＤ法により、基板全面に、ＳｉＯ２膜又はＳｉＮｘ膜
、又はこれらの積層膜からなるパッシベーション膜２８
を形成する（図８のＳ１１）。そして、次に、ホトリソ
グラフィ技術により接続端子部２２ｂ上のパッシベーシ
ョン膜２８を除去する（図８のＳ１２）。
７ｂとの間にある、ｎ＋ａ−Ｓｉ膜２５の露出部分をエ
ッチング除去する（図８のＳ１０）。次に、プラズマＣ
ＶＤ法により、基板全面に、ＳｉＯ２膜又はＳｉＮｘ膜
、又はこれらの積層膜からなるパッシベーション膜２８
を形成する（図８のＳ１１）。そして、次に、ホトリソ
グラフィ技術により接続端子部２２ｂ上のパッシベーシ
ョン膜２８を除去する（図８のＳ１２）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法では、ソース電極及びドレイン電極を蒸着
又はスパッタする前に、ｎ−ａ−Ｓｉ膜及びｎ＋ａ−Ｓ
ｉ膜をパターニングする工程があるため、基板表面に残
ったレジストにより、その上に形成されるソース電極２
７ｂやドレイン電極２７ａに剥離が生じやすく、断線等
の欠陥が発生し易いという問題があった。また、素子分
離工程によりｎ＋ａ−Ｓｉ膜の表面が酸化されてしまう
ために、抵抗成分を持ち、素子特性が悪くなるという問
題があった。 そこで、本発明は上記課題を解決する
ためになされたものであり、その目的とするところは、
ソース電極とドレイン電極の欠陥が発生しにくく、ＴＦ
Ｔ特性の良好なＴＦＴ基板の製造方法を提供することに
ある。
来の製造方法では、ソース電極及びドレイン電極を蒸着
又はスパッタする前に、ｎ−ａ−Ｓｉ膜及びｎ＋ａ−Ｓ
ｉ膜をパターニングする工程があるため、基板表面に残
ったレジストにより、その上に形成されるソース電極２
７ｂやドレイン電極２７ａに剥離が生じやすく、断線等
の欠陥が発生し易いという問題があった。また、素子分
離工程によりｎ＋ａ−Ｓｉ膜の表面が酸化されてしまう
ために、抵抗成分を持ち、素子特性が悪くなるという問
題があった。 そこで、本発明は上記課題を解決する
ためになされたものであり、その目的とするところは、
ソース電極とドレイン電極の欠陥が発生しにくく、ＴＦ
Ｔ特性の良好なＴＦＴ基板の製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明に係るＴＦＴアレ
イ基板の製造方法は、絶縁性基板上にゲート電極を形成
する工程と、上記絶縁性基板上に、上記ゲート電極を覆
うように、ゲート絶縁膜とノンドープアモルファスシリ
コン膜とリンドープアモルファスシリコン膜とをこの順
に重ねて形成する工程と、上記リンドープアモルファス
シリコン膜上に電極膜を形成する工程と、エッチングに
より上記電極膜の一部を除去してドレイン電極とソース
電極とを形成する工程と、上記リンドープアモルファス
シリコン膜の、上記ドレイン電極又は上記ソース電極に
より覆われていない部分をエッチングして除去する工程
と、上記絶縁性基板上に上記ソース電極に電気的に接続
される画素電極を形成する工程と、を有することを特徴
としている。
イ基板の製造方法は、絶縁性基板上にゲート電極を形成
する工程と、上記絶縁性基板上に、上記ゲート電極を覆
うように、ゲート絶縁膜とノンドープアモルファスシリ
コン膜とリンドープアモルファスシリコン膜とをこの順
に重ねて形成する工程と、上記リンドープアモルファス
シリコン膜上に電極膜を形成する工程と、エッチングに
より上記電極膜の一部を除去してドレイン電極とソース
電極とを形成する工程と、上記リンドープアモルファス
シリコン膜の、上記ドレイン電極又は上記ソース電極に
より覆われていない部分をエッチングして除去する工程
と、上記絶縁性基板上に上記ソース電極に電気的に接続
される画素電極を形成する工程と、を有することを特徴
としている。
【０００９】また、他の発明に係るＴＦＴアレイ基板の
製造方法は、絶縁性基板上にゲート電極とこのゲート電
極に電気的に接続される端子接続部とを形成する工程と
、上記端子接続部上にマスクを形成する工程と、上記絶
縁性基板上に、上記ゲート電極を覆うように、ゲート絶
縁膜とノンドープアモルファスシリコン膜とリンドープ
アモルファスシリコン膜とをこの順に重ねて形成する工
程と、上記端子接続部上のマスクを除去する工程と、上
記リンドープアモルファスシリコン膜上及び上記端子接
続部上に電極膜を形成する工程と、エッチングにより上
記電極膜の一部を除去して、ドレイン電極とソース電極
と上記端子接続部の上部電極とを形成する工程と、上記
リンドープアモルファスシリコン膜の、上記ドレイン電
極又は上記ソース電極により覆われていない部分をエッ
チングして除去する工程と、上記絶縁性基板上に上記ソ
ース電極に電気的に接続される画素電極を形成する工程
と、を有することを特徴としている。
製造方法は、絶縁性基板上にゲート電極とこのゲート電
極に電気的に接続される端子接続部とを形成する工程と
、上記端子接続部上にマスクを形成する工程と、上記絶
縁性基板上に、上記ゲート電極を覆うように、ゲート絶
縁膜とノンドープアモルファスシリコン膜とリンドープ
アモルファスシリコン膜とをこの順に重ねて形成する工
程と、上記端子接続部上のマスクを除去する工程と、上
記リンドープアモルファスシリコン膜上及び上記端子接
続部上に電極膜を形成する工程と、エッチングにより上
記電極膜の一部を除去して、ドレイン電極とソース電極
と上記端子接続部の上部電極とを形成する工程と、上記
リンドープアモルファスシリコン膜の、上記ドレイン電
極又は上記ソース電極により覆われていない部分をエッ
チングして除去する工程と、上記絶縁性基板上に上記ソ
ース電極に電気的に接続される画素電極を形成する工程
と、を有することを特徴としている。
【００１０】
【作用】本発明においては、ゲート絶縁膜とノンドープ
アモルファスシリコン膜とリンドープアモルファスシリ
コン膜とをこの順に重ねて形成し、リンドープアモルフ
ァスシリコン膜上に電極膜を形成し、エッチングにより
電極膜の一部を除去してドレイン電極とソース電極とを
形成し、その後に、リンドープアモルファスシリコン膜
の露出部分を除去している。従って、本発明においては
、リンドープアモルファスシリコン膜を形成してから電
極膜を形成するまでの間に、レジストを用いたエッチン
グ工程がない。このため、残留したレジスト上にドレイ
ン電極やソース電極が形成されることはなくなり、ドレ
イン電極やソース電極の剥離が減少する。
アモルファスシリコン膜とリンドープアモルファスシリ
コン膜とをこの順に重ねて形成し、リンドープアモルフ
ァスシリコン膜上に電極膜を形成し、エッチングにより
電極膜の一部を除去してドレイン電極とソース電極とを
形成し、その後に、リンドープアモルファスシリコン膜
の露出部分を除去している。従って、本発明においては
、リンドープアモルファスシリコン膜を形成してから電
極膜を形成するまでの間に、レジストを用いたエッチン
グ工程がない。このため、残留したレジスト上にドレイ
ン電極やソース電極が形成されることはなくなり、ドレ
イン電極やソース電極の剥離が減少する。
【００１１】また、ゲート絶縁膜とノンドープアモルフ
ァスシリコン膜とリンドープアモルファスシリコン膜と
をこの順に重ねて形成する前に、端子接続部上にマスク
を形成しておくことにより、端子接続部の製造工程を簡
単にできる。
ァスシリコン膜とリンドープアモルファスシリコン膜と
をこの順に重ねて形成する前に、端子接続部上にマスク
を形成しておくことにより、端子接続部の製造工程を簡
単にできる。
【００１２】
【実施例】図１乃至図４は、本発明に係るＴＦＴアレイ
基板の製造方法の一実施例を断面図により示す製造工程
図であり、図１はＳ１からＳ３までを、図２はＳ４から
Ｓ６までを、図３はＳ７からＳ９までを、図４はＳ１０
とＳ１１を示す。
基板の製造方法の一実施例を断面図により示す製造工程
図であり、図１はＳ１からＳ３までを、図２はＳ４から
Ｓ６までを、図３はＳ７からＳ９までを、図４はＳ１０
とＳ１１を示す。
【００１３】図に示されるように、製造に際しては、先
ず、無アルカリガラス等からなる透光性の絶縁性基板１
上にＣｒ又はＴａ等からなる金属膜２を１０００〜３０
００Ａ（オングストローム）厚に形成する（図１のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２をエッチングしてゲート
電極２ａをアレイ状に形成する（図１のＳ２）。このと
き同時に端子接続部２ｂをも形成する（図１のＳ２）。 次に、端子接続部２ｂ上にガラス又は金属からなるマス
クＭを形成する（図１のＳ３）。
ず、無アルカリガラス等からなる透光性の絶縁性基板１
上にＣｒ又はＴａ等からなる金属膜２を１０００〜３０
００Ａ（オングストローム）厚に形成する（図１のＳ１
）。次に、ホトリソグラフィ技術により、レジストパタ
ーン（図示せず）を形成し、ウェットエッチング又はド
ライエッチングにより金属膜２をエッチングしてゲート
電極２ａをアレイ状に形成する（図１のＳ２）。このと
き同時に端子接続部２ｂをも形成する（図１のＳ２）。 次に、端子接続部２ｂ上にガラス又は金属からなるマス
クＭを形成する（図１のＳ３）。
【００１４】次に、プラズマＣＶＤ法により、基板１上
に、ゲート絶縁膜としてのアモルファスシリコン窒化膜
（ＳｉＮｘ膜）３と半導体層としてのノンドープアモル
ファスシリコン膜（ｎ−ａ−Ｓｉ膜）４とリンドープア
モルファスシリコン膜（ｎ＋ａ−Ｓｉ膜）５を連続して
この順に形成し、その後マスクＭを除去する（図２のＳ
４）。次に、ｎ＋ａ−Ｓｉ膜５上に、スパッタ法又はＥ
Ｂ法により、１０００Ａ厚のＣｒ膜と５０００Ａ厚のＡ
ｌ膜とからなる金属導電膜６を形成する（図２のＳ５）
。次に、ホトリソグラフィ技術により、金属導電膜６を
エッチングして、ドレイン電極６ａとソース電極６ｂと
を形成する（図２のＳ６）。また、端子接続部２ｂ上に
は金属導電膜６ｃを残す（図２のＳ６）。
に、ゲート絶縁膜としてのアモルファスシリコン窒化膜
（ＳｉＮｘ膜）３と半導体層としてのノンドープアモル
ファスシリコン膜（ｎ−ａ−Ｓｉ膜）４とリンドープア
モルファスシリコン膜（ｎ＋ａ−Ｓｉ膜）５を連続して
この順に形成し、その後マスクＭを除去する（図２のＳ
４）。次に、ｎ＋ａ−Ｓｉ膜５上に、スパッタ法又はＥ
Ｂ法により、１０００Ａ厚のＣｒ膜と５０００Ａ厚のＡ
ｌ膜とからなる金属導電膜６を形成する（図２のＳ５）
。次に、ホトリソグラフィ技術により、金属導電膜６を
エッチングして、ドレイン電極６ａとソース電極６ｂと
を形成する（図２のＳ６）。また、端子接続部２ｂ上に
は金属導電膜６ｃを残す（図２のＳ６）。
【００１５】次に、ｎ＋ａ−Ｓｉ膜５の露出部分をエッ
チング除去する（図３のＳ７）。次に、ＣＦ４とＯ２の
混合ガスによるプラズマエッチング又はフッ酸系エッチ
ャントによるウェットエッチングにより，ｎ−ａ−Ｓｉ
膜４の不要部分を除去する（図３のＳ８）。次に、基板
全面にスパッタ法によりＩＴＯからなる透光性の導電膜
７を形成する（図３のＳ９）。
チング除去する（図３のＳ７）。次に、ＣＦ４とＯ２の
混合ガスによるプラズマエッチング又はフッ酸系エッチ
ャントによるウェットエッチングにより，ｎ−ａ−Ｓｉ
膜４の不要部分を除去する（図３のＳ８）。次に、基板
全面にスパッタ法によりＩＴＯからなる透光性の導電膜
７を形成する（図３のＳ９）。
【００１６】次に、ホトリソグラフィ技術により導電膜
７をエッチングして、マトリクス状に配列された画素電
極７ａとする（図４のＳ１０）。次に、プラズマＣＶＤ
法により、以上の工程で形成されたＴＦＴ及び画素電極
上に、ＳｉＯ２膜又はＳｉＮｘ膜、又はこれらの積層膜
からなるパッシベーション膜８を形成する（図４のＳ１
１）。
７をエッチングして、マトリクス状に配列された画素電
極７ａとする（図４のＳ１０）。次に、プラズマＣＶＤ
法により、以上の工程で形成されたＴＦＴ及び画素電極
上に、ＳｉＯ２膜又はＳｉＮｘ膜、又はこれらの積層膜
からなるパッシベーション膜８を形成する（図４のＳ１
１）。
【００１７】以上述べたように、本実施例においては、
ＳｉＮｘ膜３とｎ−ａ−Ｓｉ膜４とｎ＋ａ−Ｓｉ膜５と
をこの順に重ねて形成し、このｎ＋ａ−Ｓｉ膜５上に電
極膜６を形成し、エッチングにより電極膜の一部を除去
してドレイン電極６ａとソース電極６ｂとを形成し、そ
の後に、ｎ＋ａ−Ｓｉ膜５の露出部分を除去している。 従って、本実施例においては、ｎ＋ａ−Ｓｉ膜５が形成
されてからｎ＋ａ−Ｓｉ膜５上に電極膜６が形成される
までの間に、レジストを用いたエッチング工程がない。 このため、残留したレジスト上にドレイン電極６ａやソ
ース電極６ｂが形成されることはなくなり、ドレイン電
極６ａやソース電極６ｂの剥離を少なくすることができ
る。
ＳｉＮｘ膜３とｎ−ａ−Ｓｉ膜４とｎ＋ａ−Ｓｉ膜５と
をこの順に重ねて形成し、このｎ＋ａ−Ｓｉ膜５上に電
極膜６を形成し、エッチングにより電極膜の一部を除去
してドレイン電極６ａとソース電極６ｂとを形成し、そ
の後に、ｎ＋ａ−Ｓｉ膜５の露出部分を除去している。 従って、本実施例においては、ｎ＋ａ−Ｓｉ膜５が形成
されてからｎ＋ａ−Ｓｉ膜５上に電極膜６が形成される
までの間に、レジストを用いたエッチング工程がない。 このため、残留したレジスト上にドレイン電極６ａやソ
ース電極６ｂが形成されることはなくなり、ドレイン電
極６ａやソース電極６ｂの剥離を少なくすることができ
る。
【００１８】また、ＳｉＮｘ膜３とｎ−ａ−Ｓｉ膜４と
ｎ＋ａ−Ｓｉ膜５とをこの順に重ねて形成する前に、端
子接続部２ｂ上にマスクＭを形成しておくことにより、
端子部分の製造工程を簡単にできる。
ｎ＋ａ−Ｓｉ膜５とをこの順に重ねて形成する前に、端
子接続部２ｂ上にマスクＭを形成しておくことにより、
端子部分の製造工程を簡単にできる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
リンドープアモルファスシリコン上に電極膜を形成し、
エッチングにより電極膜の一部を除去してドレイン電極
とソース電極とを形成し、その後に、リンドープアモル
ファスシリコンの露出部分を除去している。従って、本
発明においては、リンドープアモルファスシリコン膜が
形成されてから電極膜が形成されるまでの間に、レジス
トを用いたエッチング工程がない。このため、残留した
レジスト上にドレイン電極やソース電極が形成されるこ
とはなくなり、ドレイン電極やソース電極の剥離を少な
くすることができる。
リンドープアモルファスシリコン上に電極膜を形成し、
エッチングにより電極膜の一部を除去してドレイン電極
とソース電極とを形成し、その後に、リンドープアモル
ファスシリコンの露出部分を除去している。従って、本
発明においては、リンドープアモルファスシリコン膜が
形成されてから電極膜が形成されるまでの間に、レジス
トを用いたエッチング工程がない。このため、残留した
レジスト上にドレイン電極やソース電極が形成されるこ
とはなくなり、ドレイン電極やソース電極の剥離を少な
くすることができる。
【００２０】また、端子接続部上にマスクＭを形成して
おくことにより、端子部分の製造工程を簡単にできる。
おくことにより、端子部分の製造工程を簡単にできる。
【図１】本発明に係るＴＦＴアレイ基板の製造方法の一
実施例を示す製造工程図（その１）である。
実施例を示す製造工程図（その１）である。
【図２】本実施例のＴＦＴアレイ基板の製造工程図（そ
の２）である。
の２）である。
【図３】本実施例のＴＦＴアレイ基板の製造工程図（そ
の３）である。
の３）である。
【図４】本実施例のＴＦＴアレイ基板の製造工程図（そ
の４）である。
の４）である。
【図５】従来のＴＦＴアレイ基板の製造工程図（その１
）である。
）である。
【図６】従来のＴＦＴアレイ基板の製造工程図（その２
）である。
）である。
【図７】従来のＴＦＴアレイ基板の製造工程図（その３
）である。
）である。
【図８】従来のＴＦＴアレイ基板の製造工程図（その４
）である。
）である。
１ 絶縁性基板
２ａ ゲート電極
２ｂ 端子接続部
３ アモルファスシリコン窒化膜（ゲート絶縁膜）４
ノンドープアモルファスシリコン膜（半導体層）５
リンドープアモルファスシリコン膜６， 金属膜 ６ａ ドレイン電極 ６ｂ ソース電極 ７ 導電膜 ７ａ 画素電極
ノンドープアモルファスシリコン膜（半導体層）５
リンドープアモルファスシリコン膜６， 金属膜 ６ａ ドレイン電極 ６ｂ ソース電極 ７ 導電膜 ７ａ 画素電極
Claims (2)
- 【請求項１】 絶縁性基板上にゲート電極を形成する
工程と、上記絶縁性基板上に、上記ゲート電極を覆うよ
うに、ゲート絶縁膜とノンドープアモルファスシリコン
膜とリンドープアモルファスシリコン膜とをこの順に重
ねて形成する工程と、上記リンドープアモルファスシリ
コン膜上に電極膜を形成する工程と、エッチングにより
上記電極膜の一部を除去してドレイン電極とソース電極
とを形成する工程と、上記リンドープアモルファスシリ
コン膜の、上記ドレイン電極又は上記ソース電極により
覆われていない部分をエッチングして除去する工程と、
上記絶縁性基板上に上記ソース電極に電気的に接続され
る画素電極を形成する工程と、を有することを特徴とす
る薄膜トランジスタアレイ基板の製造方法。 - 【請求項２】 絶縁性基板上にゲート電極とこのゲー
ト電極に電気的に接続される端子接続部とを形成する工
程と、上記端子接続部上にマスクを形成する工程と、上
記絶縁性基板上に、上記ゲート電極を覆うように、ゲー
ト絶縁膜とノンドープアモルファスシリコン膜とリンド
ープアモルファスシリコン膜とをこの順に重ねて形成す
る工程と、上記端子接続部上のマスクを除去する工程と
、上記リンドープアモルファスシリコン膜上及び上記端
子接続部上に電極膜を形成する工程と、エッチングによ
り上記電極膜の一部を除去して、ドレイン電極とソース
電極と上記端子接続部の上部電極とを形成する工程と、
上記リンドープアモルファスシリコン膜の、上記ドレイ
ン電極又は上記ソース電極により覆われていない部分を
エッチングして除去する工程と、上記絶縁性基板上に上
記ソース電極に電気的に接続される画素電極を形成する
工程と、を有することを特徴とする薄膜トランジスタア
レイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028384A JPH04267344A (ja) | 1991-02-22 | 1991-02-22 | 薄膜トランジスタアレイ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028384A JPH04267344A (ja) | 1991-02-22 | 1991-02-22 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267344A true JPH04267344A (ja) | 1992-09-22 |
Family
ID=12247164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028384A Withdrawn JPH04267344A (ja) | 1991-02-22 | 1991-02-22 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271870B2 (en) | 1995-07-25 | 2007-09-18 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
-
1991
- 1991-02-22 JP JP3028384A patent/JPH04267344A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7271870B2 (en) | 1995-07-25 | 2007-09-18 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
| US7375786B2 (en) | 1995-07-25 | 2008-05-20 | Hitachi, Ltd. | Liquid crystal display device and method of making same |
| US7450192B2 (en) | 1995-07-25 | 2008-11-11 | Hitachi, Ltd. | Display device |
| US7535536B2 (en) | 1995-07-25 | 2009-05-19 | Hitachi, Ltd. | Display device |
| US7907225B2 (en) | 1995-07-25 | 2011-03-15 | Hitachi, Ltd. | Liquid crystal display device |
| US8107028B2 (en) | 1995-07-25 | 2012-01-31 | Hitachi Displays, Ltd. | Display device having improved step coverage for thin film transistors |
| US8421943B2 (en) | 1995-07-25 | 2013-04-16 | Hitachi Displays, Ltd. | Liquid crystal display device having a third electrode formed over a second insulating film and overlapped with a pair of gate lines |
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