JPH04267440A - トレース情報格納方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はトレース情報格納方式、
特にマイクロプログラムのフェッチを行なうフェッチサ
イクルとフェッチされたマイクロプログラムの解析・実
行を行なう実行サイクルとを交互に繰返すことで処理を
実行するマイクロプログラム制御の情報処理装置のトレ
ース情報格納方式に関する。

【０００２】

【従来の技術】従来、この種のトレース情報格納方式は
、格納されるマイクロプログラムのアドレストレース情
報として、実行された全てのステップのアドレスデータ
を格納可能な容量の限度まで採取し、実行されたマイク
ロプログラムの指令の種類によってトレース情報の採取
の取捨選択を行なっていない。

【０００３】

【発明が解決しようとする課題】上述した従来のトレー
ス情報格納方式は、実行された全てのマイクロプログラ
ムステップのアドレスを格納しているので、充分な量の
トレース情報を得るためには、多大な容量のトレースメ
モリを必要とし、回路量が増えるという欠点がある。

【０００４】

【課題を解決するための手段】本発明のトレース情報格
納方式は、例えば障害を解析する場合を考えると、トレ
ース情報を解析する時点では実行された一連のマイクロ
プログラムのうち、分岐命令を実行した結果さえ、即ち
分岐先アドレスさえ判れば、順次実行された結果である
トレース情報を全て採取しなくとも、マイクロプログラ
ムリストを調査することで障害解析可能である点に着目
したもので、マイクロプログラムのフェッチを行なうフ
ェッチサイクルとフェッチされたマイクロプログラムの
解析・実行を行なう実行サイクルとを交互に繰返すこと
で処理を実行するマイクロプログラム制御の情報処理装
置のトレース情報格納方式において、マイクロプログラ
ムを格納するコントロールストレージと、フェッチサイ
クル及び実行サイクルを実行することでマイクロプログ
ラムのフェッチ・解析・実行を行ない、フェッチサイク
ルに同期して実行すべきマイクロプログラムが格納され
ている前記コントロールストレージのアドレスを示すア
ドレスデータを逐次出力するプロセッサと、フェッチサ
イクルに同期してマイクロプログラムをフェッチするマ
イクロプログラムレジスタと、このマイクロプログラム
レジスタの内容を解析し、その内容が分岐命令である場
合にブランチ信号を出力するデコーダと、前記プロセッ
サから出力されるアドレスデータを格納するアドレスト
レースメモリと、このアドレストレースメモリに対して
、前記デコーダからブランチ信号が出力されたときのみ
、フェッチサイクルに同期して前記プロセッサから出力
されるアドレスデータの格納指示を行なうトレース制御
回路とを有することにより構成される。

【０００５】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００６】図１は本発明の一実施例のブロック図であ
る。図１の実施例はマイクロプログラムのフェッチ・解
析・実行を行なうプロセッサ１１、マイクロプログラム
を格納しているコントロールストレージ１２、マイクロ
プログラムを一時的に格納するマイクロプログラムレジ
スタ１３、マイクロプログラムの種類を解析するデコー
ダ１４、アドレストレース情報を格納するアドレストレ
ースメモリ１５、アドレストレースメモリ１５の動作を
制御するトレース制御回路１６、次に実行すべきマイク
ロプログラムの格納アドレスを示すアドレスデータおよ
びそのアドレスデータの転送を行なうアドレスバス１７
、コントロールストレージ１２から読出されたマイクロ
プログラムおよびプロセッサ１１が処理するデータを転
送するデータバス１８、マイクロプログラムをプロセッ
サ１１がフェッチするタイミングであることを示すフェ
ッチタイミング信号ａ、マイクロプログラムの命令フィ
ールドに対応するビットデータからなる命令コードデー
タｂ、マイクロプログラムが分岐命令であることを示す
ブランチ信号ｃ、ならびにトレースデータの書込みを指
示するトレースライト信号ｄを有している。なお、プロ
セッサ１１はアドレスバス１７およびデータバス１８を
介してコントロールストレージ１２に接続されていると
共に、フェッチタイミング信号ａをマイクロプログラム
レジスタ１３およびトレース制御回路１６に出力する。 また、アドレスバス１７はアドレストレースメモリ１５
に、データバス１８はマイクロプログラムレジスタ１３
にも接続されている。また、マイクロプログラムレジス
タ１３は命令コードデータｂをデコーダ１４へ出力し、
ブランチ信号ｃをトレース制御回路１６へ出力する。さ
らにまたトレース制御回路１６はトレースライト信号ｄ
をアドレストレースメモリ１５へ出力する。

【０００７】図２は図１のコントロールストレージ１２
に格納されたマイクロプログラムの一例を示す図で、Ｎ
，Ｎ＋ｊ番地にはそれぞれ非分岐命令（以下ＯＤＲとい
う）がＮ＋１番地には分岐命令（以下ＢＲという）が格
納されている。

【０００８】なお、マイクロプログラムの種類はＯＤＲ
とＢＲとの二種類があり、ＯＤＲはその命令の実行後に
、そのマイクロプログラムの格納番地を＋１し、これを
次に実行するマイクロプログラムの格納番地とするもの
である。またＢＲはプロセッサで演算された結果に基づ
いて次に実行されるマイクロプログラムの格納番地が決
定されるもので、次のマイクロプログラムの格納番地は
＋１かまたは＋ｉ（１＜ｉ）することで決定される。

【０００９】図３は図１の実施例において、プロセッサ
１１が図２に示したプログラムを実行していく場合のシ
ーケンスチャートであり、プロセッサ１１がＮ＋１番地
のＢＲを演算して次にＮ＋ｊ番地を実行する場合を示し
ている。

【００１０】以下、図２，図３を参照して図１の動作に
ついて説明を進める。区間Ａはフェッチサイクルであり
、プロセッサ１１がコントロールストレージ１２に対し
て、次に実行すべきマイクロプログラムの格納番地を与
えて、格納されているマイクロプログラムを読出し、フ
ェッチするまでの期間である。このサイクルにおいては
、プロセッサ１１からコントロールストレージ１２に対
して、アドレスバス１７上にマイクロプログラムの格納
番地を示す“Ｎ”が転送され、またコントロールストレ
ージ１２からプロセッサ１１に対して、データバス１８
上にコントロールストレージ１２のＮ番地に格納されて
いるマイクロプログラムが転送される。

【００１１】プロセッサ１１はタイミングαでマイクロ
プログラムをフェッチするが、それと同時にフェッチタ
イミング信号ａを出力する。ここでフェッチタイミング
信号ａが有効であるのは１→０の変化点であり、タイミ
ングαの時点で１→０の変化点となりさえすればよい。 マイクロプログラムレジスタ１３は、フェッチタイミン
グ信号ａが出力されるのに同期して、データバス１８上
のデータをフェッチする機能を有し、プロセッサ１１が
マイクロプログラムをフェッチすると同じマイクロプロ
グラムを同じタイミングで格納する。従って、命令コー
ドデータｂには“ＯＲＤ”が出力される。デコーダ１４
は命令コードデータｂが分岐命令である場合のみ、ブラ
ンチ信号ｃを出力するので、この場合ブランチ信号ｃは
出力されない。またトレース制御回路１６はブランチ信
号ｃが出力された場合に限り、フェッチタイミング信号
ａに同期してトレースライト信号ｄを出力するようにな
っているので、この場合トレースライト信号ｄは出力さ
れず、アドレストレースメモリ１５への書込み指示が行
なわれなく、トレース情報は格納されない。

【００１２】区間Ｂは実行サイクルであり、プロセッサ
１１がフェッチしたマイクロプログラムを解析・実行す
る期間である。アドレスバス１７、データバス１８上で
は、解析・実行されるマイクロプログラムで規定された
データが転送され、転送方向、データ内容ともに実行す
るマイクロプログラムに依存する。但し、実行サイクル
が終了する時点、即ちタイミングβにおいては、次に実
行すべきマイクロプログラムの格納番地がアドレスバス
１７上にのせられる。また当然のことながらプロセッサ
１１はマイクロプログラムのフェッチをしないので、フ
ェッチタイミング信号ａは、有効とならない。従って、
命令コードデータｂ、ブランチ信号ｃ、トレースライト
信号ｄは全て区間Ａのフェッチサイクルの状態を保つこ
とになる。

【００１３】次にコントロールストレージ１２のＮ＋１
番地を実行する場合について述べる。図３において区間
Ｃ、区間Ｄがこれに相当する。区間Ｃでマイクロプログ
ラムレジスタ１３にＮ＋１番地のマイクロプログラムが
格納されるまでは区間Ａと同様であり、マイクロプログ
ラムレジスタ１３の内容が分岐命令であるので、命令コ
ードデータｂは、“ＢＲ”となり、デコーダ１４はブラ
ンチ信号ｃを出力する。

【００１４】一方、区間Ｄにおいては、ブランチ信号ｃ
が出力されている期間に、プロセッサ１１からのフェッ
チタイミング信号ａが有効となるので、前述したように
、トレース制御回路１６は、タイミングβにおいてトレ
ースライト信号ｄを有効として（１→０）、アドレスト
レースメモリ１５への書込み指示を行なう。アドレスト
レースメモリ１５は、トレースライト信号ｄによる書込
み指示でアドレスバス１７上のデータをトレース情報と
して格納する。ここでアドレスバス１７上のアドレスデ
ータは前述したように、次に実行するマイクロプログラ
ムの格納番地Ｎ＋ｊを示しているので、アドレストレー
スメモリ１５には、“Ｎ＋ｊ”という値が格納される。 その後もフェッチサイクル、実行サイクルを交互に繰り
返すことでプロセッサ１１は、順次マイクロプログラム
を実行していくが、上述のようにアドレストレースメモ
リ１５には、実行された分岐命令の次に実行されたマイ
クロプログラムの番地のみが格納されることになる。

【００１５】

【発明の効果】以上説明したように本発明は、プロセッ
サの外部に分岐命令を認識する回路を付加して、アドレ
ストレースメモリの書込み指示信号を制御することによ
り、必要なトレース情報を効果的に採取することができ
、少ない回路量で不要なトレース情報を削減してトレー
スメモリを有効に使用できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】図１のコントロールストレージに格納されたマ
イクロプロセッサの一例を示す図である。

【図３】図１の実施例の動作のシーケンスチャートであ
る。

【符号の説明】

１１　　　　プロセッサ １２　　　　コントロールストレージ １３　　　　マイクロプログラムレジスタ１４　　　　
デコーダ １５　　　　アドレストレースメモリ １６　　　　トレース制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マイクロプログラムのフェッチを行な
   うフェッチサイクルとフェッチされたマイクロプログラ
   ムの解析・実行を行なう実行サイクルとを交互に繰返す
   ことで処理を実行するマイクロプログラム制御の情報処
   理装置のトレース情報格納方式において、マイクロプロ
   グラムを格納するコントロールストレージと、フェッチ
   サイクル及び実行サイクルを実行することでマイクロプ
   ログラムのフェッチ・解析・実行を行ない、フェッチサ
   イクルに同期して実行すべきマイクロプログラムが格納
   されている前記コントロールストレージのアドレスを示
   すアドレスデータを逐次出力するプロセッサと、フェッ
   チサイクルに同期してマイクロプログラムをフェッチす
   るマイクロプログラムレジスタと、このマイクロプログ
   ラムレジスタの内容を解析し、その内容が分岐命令であ
   る場合にブランチ信号を出力するデコーダと、前記プロ
   セッサから出力されるアドレスデータを格納するアドレ
   ストレースメモリと、このアドレストレースメモリに対
   して、前記デコーダからブランチ信号が出力されたとき
   のみ、フェッチサイクルに同期して前記プロセッサから
   出力されるアドレスデータの格納指示を行なうトレース
   制御回路とを有することを特徴とするトレース情報格納
   方式。