JPH04267445A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH04267445A JPH04267445A JP4738591A JP4738591A JPH04267445A JP H04267445 A JPH04267445 A JP H04267445A JP 4738591 A JP4738591 A JP 4738591A JP 4738591 A JP4738591 A JP 4738591A JP H04267445 A JPH04267445 A JP H04267445A
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- Japan
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- memory
- master
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- signal
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- 230000015654 memory Effects 0.000 title claims abstract description 92
- 230000004044 response Effects 0.000 abstract description 9
- 238000010276 construction Methods 0.000 abstract 2
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリの制御を行うメ
モリ制御装置に係わり、詳細にはメモリアクセス要求者
としてのＣＰＵ（中央処理装置）やＤＭＡ（直接メモリ
アクセス）等からなる複数のマスタが、効率的にメモリ
のアクセスを行うことができるようにしたメモリ制御装
置に関する。
モリ制御装置に係わり、詳細にはメモリアクセス要求者
としてのＣＰＵ（中央処理装置）やＤＭＡ（直接メモリ
アクセス）等からなる複数のマスタが、効率的にメモリ
のアクセスを行うことができるようにしたメモリ制御装
置に関する。
【０００２】
【従来の技術】１つの基本装置に必要に応じていくつか
の付加装置を接続して複合化したシステムを形成するこ
とは、例えば複写機本体にソータや原稿自動供給装置を
付ける場合のように各種の分野で広く行われている。こ
のような場合に、基本装置に備えられたメモリを付加装
置の側のマスタが利用することができれば、システムの
運用がスムーズかつ効果的に行われることはもちろんで
ある。
の付加装置を接続して複合化したシステムを形成するこ
とは、例えば複写機本体にソータや原稿自動供給装置を
付ける場合のように各種の分野で広く行われている。こ
のような場合に、基本装置に備えられたメモリを付加装
置の側のマスタが利用することができれば、システムの
運用がスムーズかつ効果的に行われることはもちろんで
ある。
【０００３】ところで、メモリとマスタとの間で行われ
るデータの送受は通常非同期で行われている。
るデータの送受は通常非同期で行われている。
【０００４】図４はこの場合の両装置間のタイミング制
御の様子を表わしたものである。同図（ａ）に示したよ
うに時刻ｔ１ の時点でマスタがメモリをアクセスする
と、この時点からメモリに対するデータの書き込み等の
処理が開始する。マスタ側からのこのような処理が終了
すると、同図ｂに示したようにメモリから時刻ｔ２ に
おいて応答信号が送信される。マスタは、この応答信号
を受信し、この後の時刻ｔ３ に応答確認信号を送出す
る。 メモリはこの応答確認信号を受信して、時刻ｔ４ に一
連の制御が終了する。
御の様子を表わしたものである。同図（ａ）に示したよ
うに時刻ｔ１ の時点でマスタがメモリをアクセスする
と、この時点からメモリに対するデータの書き込み等の
処理が開始する。マスタ側からのこのような処理が終了
すると、同図ｂに示したようにメモリから時刻ｔ２ に
おいて応答信号が送信される。マスタは、この応答信号
を受信し、この後の時刻ｔ３ に応答確認信号を送出す
る。 メモリはこの応答確認信号を受信して、時刻ｔ４ に一
連の制御が終了する。
【０００５】
【発明が解決しようとする課題】このように従来では、
アクセススピードの異なる複数のマスタがメモリに接続
される場合には、メモリがこれらのマスタに個々に対応
できるように、データの書き込みや読み出しのための制
御は非同期で行われるようになっていた。
アクセススピードの異なる複数のマスタがメモリに接続
される場合には、メモリがこれらのマスタに個々に対応
できるように、データの書き込みや読み出しのための制
御は非同期で行われるようになっていた。
【０００６】このため、個々のデータ処理の作業の終了
時点で、メモリ側が応答信号を送信し、マスタ側がこれ
を確認して信号をメモリに対して返送するという手順が
必要とされ、この分だけ作業に要する時間が長時間化す
るという問題があった。
時点で、メモリ側が応答信号を送信し、マスタ側がこれ
を確認して信号をメモリに対して返送するという手順が
必要とされ、この分だけ作業に要する時間が長時間化す
るという問題があった。
【０００７】また従来のメモリシステムでは、アクセス
対象となるメモリよりも応答速度が遅いマスタはメモリ
にデータを書き込んだり、必要なデータを読み出すこと
ができないといった問題もあった。
対象となるメモリよりも応答速度が遅いマスタはメモリ
にデータを書き込んだり、必要なデータを読み出すこと
ができないといった問題もあった。
【０００８】そこで本発明の目的は、マスタがこれより
も応答速度の速いメモリに対してもアクセスすることが
できるようにしたメモリ制御装置を提供することにある
。
も応答速度の速いメモリに対してもアクセスすることが
できるようにしたメモリ制御装置を提供することにある
。
【０００９】本発明の他の目的は、メモリとマスタが同
期をとってデータ処理を行うことができるようにしたメ
モリ制御装置を提供することにある。
期をとってデータ処理を行うことができるようにしたメ
モリ制御装置を提供することにある。
【００１０】
【課題を解決するための手段】請求項１記載の発明では
、メモリと接続されその制御を行うメモリ制御手段と、
このメモリのアクセスを行うそれぞれのマスタがアクセ
スの際のスピードを表わした識別信号を送信したときこ
れを受信する識別信号受信手段と、受信した識別信号に
応じたスピードで該当するマスタとの間のメモリサイク
ルを設定するメモリサイクル設定手段とをメモリ制御装
置に具備させる。
、メモリと接続されその制御を行うメモリ制御手段と、
このメモリのアクセスを行うそれぞれのマスタがアクセ
スの際のスピードを表わした識別信号を送信したときこ
れを受信する識別信号受信手段と、受信した識別信号に
応じたスピードで該当するマスタとの間のメモリサイク
ルを設定するメモリサイクル設定手段とをメモリ制御装
置に具備させる。
【００１１】すなわち請求項１記載の発明では、マスタ
がアクセスの際のスピードを表わした識別信号をメモリ
に送出し、メモリ側がこのマスタに適合するメモリサイ
クルを設定することにして、前記した目的を達成する。
がアクセスの際のスピードを表わした識別信号をメモリ
に送出し、メモリ側がこのマスタに適合するメモリサイ
クルを設定することにして、前記した目的を達成する。
【００１２】請求項２記載の発明では、メモリと接続さ
れその制御を行うメモリ制御手段と、このメモリのアク
セスを行うマスタがアクセスの際に自己のアクセススピ
ードを表わした識別信号を送信したときこれを受信する
識別信号受信手段と、識別信号の受信時を起点としてこ
のマスタとの間で識別信号に応じたメモリサイクルを開
始させるメモリサイクル開始手段とをメモリ制御装置に
具備させる。
れその制御を行うメモリ制御手段と、このメモリのアク
セスを行うマスタがアクセスの際に自己のアクセススピ
ードを表わした識別信号を送信したときこれを受信する
識別信号受信手段と、識別信号の受信時を起点としてこ
のマスタとの間で識別信号に応じたメモリサイクルを開
始させるメモリサイクル開始手段とをメモリ制御装置に
具備させる。
【００１３】すなわち請求項２記載の発明では、マスタ
がアクセスの際のスピードを表わした識別信号をメモリ
に送出し、メモリ側がこの信号を受信した時点でマスタ
に適合するメモリサイクルが開始することにして、前記
した目的を達成する。
がアクセスの際のスピードを表わした識別信号をメモリ
に送出し、メモリ側がこの信号を受信した時点でマスタ
に適合するメモリサイクルが開始することにして、前記
した目的を達成する。
【００１４】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１５】図２は本発明の一実施例のメモリ制御装置
を適用したメモリシステムを表わしたものである。この
メモリシステムのデータバス１１、アドレスバス１２お
よびコントロールバス１３の全部または一部には、デー
タの格納を行うメモリ１４、本実施例のメモリ制御装置
１５および第１〜第Ｎのマスタ１６−１、……、１６−
Ｎが接続されている。ここで第１〜第Ｎのマスタ１６−
１、……、１６−Ｎとは、例えばＣＰＵやＤＭＡをいう
。なお、本実施例ではメモリ１４としてＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）を使用してい
る。
を適用したメモリシステムを表わしたものである。この
メモリシステムのデータバス１１、アドレスバス１２お
よびコントロールバス１３の全部または一部には、デー
タの格納を行うメモリ１４、本実施例のメモリ制御装置
１５および第１〜第Ｎのマスタ１６−１、……、１６−
Ｎが接続されている。ここで第１〜第Ｎのマスタ１６−
１、……、１６−Ｎとは、例えばＣＰＵやＤＭＡをいう
。なお、本実施例ではメモリ１４としてＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）を使用してい
る。
【００１６】図１は、本実施例のメモリ制御装置の構成
の概要を表わしたものである。メモリ制御装置１５は、
ｎビットパラレルの識別信号２１を入力するテーブルＲ
ＯＭ（リード・オンリ・メモリ）２２を備えている。こ
こで識別信号２１は、アクセスの対象となるマスタ１６
のアクセススピードを知らせる信号であり、アクセスと
同時に出力される。
の概要を表わしたものである。メモリ制御装置１５は、
ｎビットパラレルの識別信号２１を入力するテーブルＲ
ＯＭ（リード・オンリ・メモリ）２２を備えている。こ
こで識別信号２１は、アクセスの対象となるマスタ１６
のアクセススピードを知らせる信号であり、アクセスと
同時に出力される。
【００１７】このテーブルＲＯＭ２２には、２ｎ 種類
のアクセススピードに対応したデータが格納されている
。 テーブルＲＯＭ２２に識別信号２１が入力すると、これ
に対応したｍビット構成の第１のカウントデータ２３と
、ｍ′ビット構成の第２のカウントデータ２４が出力さ
れるようになっている。第１のカウントデータ２３はＲ
ＡＳ（行アドレスストローブ）の周期を制御するための
第１のカウンタ２５に、また第２のカウントデータ２４
はＣＡＳ（列アドレスストローブ）のタイミングを制御
するための第２のカウンタ２６にそれぞれ入力される。 これら第１および第２のカウンタ２５、２６のロード端
子およびＲＡＳフラグ回路２７のセット端子には、サイ
クルの開始を設定するためのアクセス信号２９が供給さ
れるようになっている。
のアクセススピードに対応したデータが格納されている
。 テーブルＲＯＭ２２に識別信号２１が入力すると、これ
に対応したｍビット構成の第１のカウントデータ２３と
、ｍ′ビット構成の第２のカウントデータ２４が出力さ
れるようになっている。第１のカウントデータ２３はＲ
ＡＳ（行アドレスストローブ）の周期を制御するための
第１のカウンタ２５に、また第２のカウントデータ２４
はＣＡＳ（列アドレスストローブ）のタイミングを制御
するための第２のカウンタ２６にそれぞれ入力される。 これら第１および第２のカウンタ２５、２６のロード端
子およびＲＡＳフラグ回路２７のセット端子には、サイ
クルの開始を設定するためのアクセス信号２９が供給さ
れるようになっている。
【００１８】第１のカウンタのキャリー端子から出力さ
れる桁上げ信号３１はＲＡＳフラグ回路２７のクリア端
子に入力され、ＲＡＳフラグをオフにするようになって
いる。また、第２のカウンタ２６のキャリー端子から出
力される桁上げ信号３２はＣＡＳフラグ回路３３のセッ
ト端子に入力され、ＣＡＳフラグをオンにするようにな
っている。このＣＡＳフラグは桁上げ信号３１によって
同様にオフされる。ＲＡＳフラグ回路２７からはＲＡＳ
信号３５が、またＣＡＳフラグ回路３３からはＣＡＳ信
号３６がそれぞれ出力されることになる。
れる桁上げ信号３１はＲＡＳフラグ回路２７のクリア端
子に入力され、ＲＡＳフラグをオフにするようになって
いる。また、第２のカウンタ２６のキャリー端子から出
力される桁上げ信号３２はＣＡＳフラグ回路３３のセッ
ト端子に入力され、ＣＡＳフラグをオンにするようにな
っている。このＣＡＳフラグは桁上げ信号３１によって
同様にオフされる。ＲＡＳフラグ回路２７からはＲＡＳ
信号３５が、またＣＡＳフラグ回路３３からはＣＡＳ信
号３６がそれぞれ出力されることになる。
【００１９】図３と共にこのような構成のメモリ制御装
置の動作を説明する。例えば第１のマスタ１６−１がメ
モリ１４に対してアクセスするものとする。この場合に
第１のマスタ１６−１は自己のアクセススピードを表わ
した識別信号２１をメモリ１４に対するアクセスと同時
に出力する。
置の動作を説明する。例えば第１のマスタ１６−１がメ
モリ１４に対してアクセスするものとする。この場合に
第１のマスタ１６−１は自己のアクセススピードを表わ
した識別信号２１をメモリ１４に対するアクセスと同時
に出力する。
【００２０】この時刻ｔ１１に識別信号２１を受信した
テーブルＲＯＭ２２は、第１のマスタ１６−１のアクセ
ススピードに応じたカウント値の第１のカウントデータ
２３と第２のカウントデータ２４とをそれぞれ出力する
。 第１のカウントデータ２３は第１のカウンタ２５に供給
されてそのカウント値がプリセットされる。同様に第２
のカウントデータ２４は第２のカウンタ２６に供給され
てそのカウント値がプリセットされる。また、これと同
時刻ｔ１１にアクセス信号２９がＲＡＳフラグ回路２７
に供給され、図３（ａ）に示したように負論理のＲＡＳ
信号（ＲＡＳ＊）を立ち下がらせる。
テーブルＲＯＭ２２は、第１のマスタ１６−１のアクセ
ススピードに応じたカウント値の第１のカウントデータ
２３と第２のカウントデータ２４とをそれぞれ出力する
。 第１のカウントデータ２３は第１のカウンタ２５に供給
されてそのカウント値がプリセットされる。同様に第２
のカウントデータ２４は第２のカウンタ２６に供給され
てそのカウント値がプリセットされる。また、これと同
時刻ｔ１１にアクセス信号２９がＲＡＳフラグ回路２７
に供給され、図３（ａ）に示したように負論理のＲＡＳ
信号（ＲＡＳ＊）を立ち下がらせる。
【００２１】第１のカウンタ２５および第２のカウンタ
２６は図示しないクロック信号に同期してプリセットさ
れたカウント値を計数していく。そして、まず時刻ｔ１
２に第２のカウンタ２６がプリセットされたカウント値
まで計数し桁上げ信号３２を出力する。桁上げ信号３２
はＣＡＳフラグ回路３３をセットし、図３（ｂ）に示し
たように負論理のＣＡＳ信号（ＣＡＳ＊）を立ち下がら
せる。
２６は図示しないクロック信号に同期してプリセットさ
れたカウント値を計数していく。そして、まず時刻ｔ１
２に第２のカウンタ２６がプリセットされたカウント値
まで計数し桁上げ信号３２を出力する。桁上げ信号３２
はＣＡＳフラグ回路３３をセットし、図３（ｂ）に示し
たように負論理のＣＡＳ信号（ＣＡＳ＊）を立ち下がら
せる。
【００２２】この後、第１のカウンタ２５がそのプリセ
ットされかカウント値まで計数し、その時刻ｔ１３に桁
上げ信号３１を出力する。この桁上げ信号３１はＲＡＳ
フラグ回路２７およびＣＡＳフラグ回路３３に入力され
て、これらのフラグをオフにする。この結果、ＲＡＳ信
号（ＲＡＳ＊）およびＣＡＳ信号（ＣＡＳ＊）が共に立
ち下がる。
ットされかカウント値まで計数し、その時刻ｔ１３に桁
上げ信号３１を出力する。この桁上げ信号３１はＲＡＳ
フラグ回路２７およびＣＡＳフラグ回路３３に入力され
て、これらのフラグをオフにする。この結果、ＲＡＳ信
号（ＲＡＳ＊）およびＣＡＳ信号（ＣＡＳ＊）が共に立
ち下がる。
【００２３】このようにして、この実施例のメモリ制御
装置では、マスタ１６のアクセススピードに応じたタイ
ミングでＲＡＳ信号およびＣＡＳ信号が発生する。すな
わち、メモリ制御装置１５はアクセスを行ったそのマス
タ１６のスピードに応じて応答を行うことになる。
装置では、マスタ１６のアクセススピードに応じたタイ
ミングでＲＡＳ信号およびＣＡＳ信号が発生する。すな
わち、メモリ制御装置１５はアクセスを行ったそのマス
タ１６のスピードに応じて応答を行うことになる。
【００２４】このように本実施例のメモリ制御装置では
各マスタ１６が自己のアクセススピードのフラグを出し
、メモリ制御装置１５がこれを判別してマスタ１６のス
ピードにメモリ制御装置１５のスピードを合わせる。 したがって、これらマスタ１６−１〜１６−Ｎの応答ス
ピードが一致しなくてもメモリ１４を共有することがで
きる。
各マスタ１６が自己のアクセススピードのフラグを出し
、メモリ制御装置１５がこれを判別してマスタ１６のス
ピードにメモリ制御装置１５のスピードを合わせる。 したがって、これらマスタ１６−１〜１６−Ｎの応答ス
ピードが一致しなくてもメモリ１４を共有することがで
きる。
【００２５】なお、実施例でメモリ制御装置はマスタか
ら送られてきた識別信号の受信時刻を起点としてメモリ
サイクルを開始させたが、これ以外の時刻を起点として
メモリサイクルを開始させるようにしてもよい。
ら送られてきた識別信号の受信時刻を起点としてメモリ
サイクルを開始させたが、これ以外の時刻を起点として
メモリサイクルを開始させるようにしてもよい。
【００２６】
【発明の効果】以上説明したように本発明によれば、マ
スタ側が通知したスピードにメモリサイクルを合わせる
ことができる。従って、既存のメモリシステム内の比較
的古いマスタであってもこれを交換することなくメモリ
に対するアクセスを行うことができ、経済的なメモリシ
ステムを構成することができる。
スタ側が通知したスピードにメモリサイクルを合わせる
ことができる。従って、既存のメモリシステム内の比較
的古いマスタであってもこれを交換することなくメモリ
に対するアクセスを行うことができ、経済的なメモリシ
ステムを構成することができる。
【図１】本実施例のメモリ制御装置のブロック図である
。
。
【図２】この実施例のメモリ制御装置を使用したメモリ
システムのシステム構成図である。
システムのシステム構成図である。
【図３】この実施例のＲＡＳ信号およびＣＡＳ信号の時
間変化を示すタイミング図である。
間変化を示すタイミング図である。
【図４】従来のマスタとメモリ間の通信の様子の一例を
示すタイミング図である。
示すタイミング図である。
１４ メモリ
１６−１ 第１のマスタ
１６−２ 第２のマスタ
１５ メモリ制御装置
２３ 作業用メモリ
Claims (2)
- 【請求項１】 メモリと接続されその制御を行うメモ
リ制御手段と、このメモリのアクセスを行うそれぞれの
マスタがアクセスの際のスピードを表わした識別信号を
送信したときこれを受信する識別信号受信手段と、受信
した識別信号に応じたスピードで該当するマスタとの間
のメモリサイクルを設定するメモリサイクル設定手段と
を具備することを特徴とするメモリ制御装置。 - 【請求項２】 メモリと接続されその制御を行うメモ
リ制御手段と、このメモリのアクセスを行うマスタがア
クセスの際に自己のアクセススピードを表わした識別信
号を送信したときこれを受信する識別信号受信手段と、
識別信号の受信時を起点としてこのマスタとの間で識別
信号に応じたメモリサイクルを開始させるメモリサイク
ル開始手段とを具備することを特徴とするメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4738591A JPH04267445A (ja) | 1991-02-21 | 1991-02-21 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4738591A JPH04267445A (ja) | 1991-02-21 | 1991-02-21 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04267445A true JPH04267445A (ja) | 1992-09-24 |
Family
ID=12773638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4738591A Pending JPH04267445A (ja) | 1991-02-21 | 1991-02-21 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04267445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687783B1 (en) | 1998-07-10 | 2004-02-03 | Tokyo Electron Device Limited | Access apparatus and method for accessing a plurality of storage device having different characteristics |
-
1991
- 1991-02-21 JP JP4738591A patent/JPH04267445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687783B1 (en) | 1998-07-10 | 2004-02-03 | Tokyo Electron Device Limited | Access apparatus and method for accessing a plurality of storage device having different characteristics |
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