JPH04268294A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH04268294A JPH04268294A JP3029744A JP2974491A JPH04268294A JP H04268294 A JPH04268294 A JP H04268294A JP 3029744 A JP3029744 A JP 3029744A JP 2974491 A JP2974491 A JP 2974491A JP H04268294 A JPH04268294 A JP H04268294A
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- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 230000005669 field effect Effects 0.000 claims abstract description 10
- 230000000694 effects Effects 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、昇圧回路に関し、特に
、ＭＯＳ電界効果型トランジスタを用い、その基板バイ
アス効果を除去した昇圧回路に関する。
、ＭＯＳ電界効果型トランジスタを用い、その基板バイ
アス効果を除去した昇圧回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ集積回路などで使用され
ている昇圧回路として、図４に示すものが知られている
。この昇圧回路の回路構成は、電源１の正極端子から出
力端子２にかけてダイオード接続のｎ個のＮチャンネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと記す
）Ｎ１ 〜Ｎｎ を順方向に直列接続し、このＭＯＳト
ランジスタの各接続点にｎ個の容量Ｃ１ 〜Ｃｎ を接
続した構成となっている。
ている昇圧回路として、図４に示すものが知られている
。この昇圧回路の回路構成は、電源１の正極端子から出
力端子２にかけてダイオード接続のｎ個のＮチャンネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと記す
）Ｎ１ 〜Ｎｎ を順方向に直列接続し、このＭＯＳト
ランジスタの各接続点にｎ個の容量Ｃ１ 〜Ｃｎ を接
続した構成となっている。
【０００３】この回路では、容量Ｃ１ 〜Ｃｎ の一方
の端子がクロック信号φ及びその反転信号で、１つおき
に、交互に「Ｈ」レベル又は「Ｌ」レベルに駆動される
ことによって、電源１により供給された入力電圧Ｖ０
が昇圧され、出力電圧Ｖｏｕｔ として出力される。
の端子がクロック信号φ及びその反転信号で、１つおき
に、交互に「Ｈ」レベル又は「Ｌ」レベルに駆動される
ことによって、電源１により供給された入力電圧Ｖ０
が昇圧され、出力電圧Ｖｏｕｔ として出力される。
【０００４】ここで、電圧の昇圧分ΔＶはＮＭＯＳトラ
ンジスタの段数ｎによって決り、出力電圧Ｖｏｕｔ は
、Ｖｏｕｔ ＝Ｖ０ ＋ΔＶとなる。
ンジスタの段数ｎによって決り、出力電圧Ｖｏｕｔ は
、Ｖｏｕｔ ＝Ｖ０ ＋ΔＶとなる。
【０００５】尚、最終段のＮＭＯＳトランジスタＮｎ
と出力端子２との間に設けられたクランプ回路３は、電
源電圧Ｖ０ の変動に対して常に一定の出力電圧を得る
ために、余分な電圧をクランプする目的で設けられたも
のである。
と出力端子２との間に設けられたクランプ回路３は、電
源電圧Ｖ０ の変動に対して常に一定の出力電圧を得る
ために、余分な電圧をクランプする目的で設けられたも
のである。
【０００６】
【発明が解決しようとする課題】以上述べた従来の昇圧
回路では、後述する理由により、昇圧の能力が十分では
なく、電源電圧Ｖ０ の値によっては、用途が限られて
しまうことがある。
回路では、後述する理由により、昇圧の能力が十分では
なく、電源電圧Ｖ０ の値によっては、用途が限られて
しまうことがある。
【０００７】例えば、電源電圧Ｖ０ が１．５〜３．０
Ｖの低電圧の時には、これを２５Ｖ程度まで昇圧するこ
とができず、Ｅ２ ＰＲＯＭ（エレクトリカル イレ
ーザブルＰＲＯＭ；Ｅｌｃｔｒｉｃａｌ Ｅｒａｓａ
ｂｌｅ ＰＲＯＭ）の書込み消去電圧として用いるこ
とができない。以下にその説明をする。
Ｖの低電圧の時には、これを２５Ｖ程度まで昇圧するこ
とができず、Ｅ２ ＰＲＯＭ（エレクトリカル イレ
ーザブルＰＲＯＭ；Ｅｌｃｔｒｉｃａｌ Ｅｒａｓａ
ｂｌｅ ＰＲＯＭ）の書込み消去電圧として用いるこ
とができない。以下にその説明をする。
【０００８】今、図４において、電源電圧をＶ０ 、容
量Ｃ１ 〜Ｃｎ を介して加えられる電圧の絶対値を｜
Ｖφ｜、ＮＭＯＳトランジスタＮ１ 〜Ｎｎ のしきい
値電圧をＶＴ 、ＮＭＯＳトランジスタの段数をｎとす
ると、昇圧回路の出力電圧Ｖｎ は、理論的には次式で
表される。 Ｖｎ ＝Ｖ０ ＋ｎ（｜Ｖφ｜−ＶＴ ）
（１）しかし、実際には、各段毎のＮＭＯＳトラ
ンジスタのしきい値電圧ＶＴ は一定ではない。前段か
らの入力電圧すなわちバックゲート電圧が、昇圧段数が
増加するに従って上昇していくので、基板バイアス効果
によって、各段毎に異なるのである。
量Ｃ１ 〜Ｃｎ を介して加えられる電圧の絶対値を｜
Ｖφ｜、ＮＭＯＳトランジスタＮ１ 〜Ｎｎ のしきい
値電圧をＶＴ 、ＮＭＯＳトランジスタの段数をｎとす
ると、昇圧回路の出力電圧Ｖｎ は、理論的には次式で
表される。 Ｖｎ ＝Ｖ０ ＋ｎ（｜Ｖφ｜−ＶＴ ）
（１）しかし、実際には、各段毎のＮＭＯＳトラ
ンジスタのしきい値電圧ＶＴ は一定ではない。前段か
らの入力電圧すなわちバックゲート電圧が、昇圧段数が
増加するに従って上昇していくので、基板バイアス効果
によって、各段毎に異なるのである。
【０００９】一般に、基板効果係数をＶｂ 、基板フェ
ルミ準位をφｂ 、バックゲート電圧をＶｂｇ、基板効
果指数をＮとすると、ＮＭＯＳトランジスタのしきい値
電圧ＶＴ は以下のように表される。 ＶＴ ＝Ｖｔｏ＋Ｖｂ （φｂ ＋Ｖｂｇ）Ｎ
（２）で表される。但し、Ｖｔｏは定数で
ある。
ルミ準位をφｂ 、バックゲート電圧をＶｂｇ、基板効
果指数をＮとすると、ＮＭＯＳトランジスタのしきい値
電圧ＶＴ は以下のように表される。 ＶＴ ＝Ｖｔｏ＋Ｖｂ （φｂ ＋Ｖｂｇ）Ｎ
（２）で表される。但し、Ｖｔｏは定数で
ある。
【００１０】式（１）から判るように、出力電圧はＮＭ
ＯＳトランジスタの段数の増加につれて上昇する。とこ
ろが、この時同時にバックゲート電圧が上昇するため、
ＮＭＯＳトランジスタのしきい値電圧も高くなってしま
うことが、式（２）から理解できる。
ＯＳトランジスタの段数の増加につれて上昇する。とこ
ろが、この時同時にバックゲート電圧が上昇するため、
ＮＭＯＳトランジスタのしきい値電圧も高くなってしま
うことが、式（２）から理解できる。
【００１１】従って、一段当りの昇圧電圧は、ＮＭＯＳ
トランジスタの段数が高くなるほど小さくなってしまう
のである。
トランジスタの段数が高くなるほど小さくなってしまう
のである。
【００１２】例として、電源電圧Ｖ０ が５．０Ｖの場
合と、１．５Ｖの場合とを比較してみる。
合と、１．５Ｖの場合とを比較してみる。
【００１３】先ず、電源電圧Ｖ０ ＝５．０Ｖの場合に
ついて考える。この時、例えば、Ｖｔｏ＝０．０４Ｖ、
Ｖｂ ＝０．７９、φｂ ＝０．７ｅＶ、Ｎ＝０．５で
ある。
ついて考える。この時、例えば、Ｖｔｏ＝０．０４Ｖ、
Ｖｂ ＝０．７９、φｂ ＝０．７ｅＶ、Ｎ＝０．５で
ある。
【００１４】上記の条件のもとで、式（２）は、
【００
１５】
１５】
【００１６】のように表される。初段におけるバックゲ
ート電圧Ｖｂｇは電源電圧Ｖ０ に等しく５．０Ｖであ
る。 この値を式（３）に代入すると、初段のＮＭＯＳトラン
ジスタＮ１ のしきい値電圧ＶＴ１は、ＶＴ１≒１．９
３Ｖと求められる。
ート電圧Ｖｂｇは電源電圧Ｖ０ に等しく５．０Ｖであ
る。 この値を式（３）に代入すると、初段のＮＭＯＳトラン
ジスタＮ１ のしきい値電圧ＶＴ１は、ＶＴ１≒１．９
３Ｖと求められる。
【００１７】この値をＶ１ ＝５．０＋（５．０−ＶＴ
１）に代入して、初段のＮＭＯＳトランジスタＮ１ の
出力電圧Ｖ１ ＝８．０７Ｖが得られる。
１）に代入して、初段のＮＭＯＳトランジスタＮ１ の
出力電圧Ｖ１ ＝８．０７Ｖが得られる。
【００１８】同様にして各段の出力電圧を求め、グラフ
にして表すと、図５中に曲線Ａで示す結果を得る。図５
は、ＮＭＯＳトランジスタの段数と、各段毎の出力電圧
との関係を示す図である。
にして表すと、図５中に曲線Ａで示す結果を得る。図５
は、ＮＭＯＳトランジスタの段数と、各段毎の出力電圧
との関係を示す図である。
【００１９】図５から、ＮＭＯＳトランジスタの段数が
１２段の時に、出力電圧２５．７９Ｖが得られることが
判る。
１２段の時に、出力電圧２５．７９Ｖが得られることが
判る。
【００２０】次に、電源電圧Ｖ０ ＝１．５Ｖの場合を
考える。この場合は、Ｖｔｏ＝０．５０Ｖ、Ｖｂ ＝０
．２４Ｖ、φｂ ＝０．７ｅＶ、Ｎ＝０．５とされてい
る。
考える。この場合は、Ｖｔｏ＝０．５０Ｖ、Ｖｂ ＝０
．２４Ｖ、φｂ ＝０．７ｅＶ、Ｎ＝０．５とされてい
る。
【００２１】これらの値を式（２）に代入すると、
【０
０２２】
０２２】
【００２３】となる。これをもとに、電源電圧が５．０
Ｖの場合と同様にして、各段毎の出力電圧を求めてプロ
ットした結果が図５中に曲線Ｂで表したものである。
Ｖの場合と同様にして、各段毎の出力電圧を求めてプロ
ットした結果が図５中に曲線Ｂで表したものである。
【００２４】電源電圧Ｖ０ が５Ｖの場合には、１２段
目で出力電圧が２５．７９Ｖを達成したのに対して、電
源電圧が１．５Ｖの場合には、同じ１２段目で、７．１
０Ｖしか得られていないことが判る。
目で出力電圧が２５．７９Ｖを達成したのに対して、電
源電圧が１．５Ｖの場合には、同じ１２段目で、７．１
０Ｖしか得られていないことが判る。
【００２５】又、式（４）より、バックゲート電圧Ｖｂ
ｇが約１６．６９Ｖにおいて、ＮＭＯＳトラジスタのし
きい値電圧ＶＴ が１．５Ｖに達し、｜Ｖφ｜−ＶＴ
＝０となってしまうため、その後は、ＮＭＯＳトランジ
スタの段数をいくら増やしても、出力電圧としては、１
６．６９Ｖを越えて昇圧されることはない。
ｇが約１６．６９Ｖにおいて、ＮＭＯＳトラジスタのし
きい値電圧ＶＴ が１．５Ｖに達し、｜Ｖφ｜−ＶＴ
＝０となってしまうため、その後は、ＮＭＯＳトランジ
スタの段数をいくら増やしても、出力電圧としては、１
６．６９Ｖを越えて昇圧されることはない。
【００２６】従って、電源電圧が１．５Ｖの場合には、
２５Ｖまで昇圧することができず、この昇圧回路は、Ｅ
２ ＰＲＯＭの書込み消去用の昇圧回路としては使用で
きないことになる。
２５Ｖまで昇圧することができず、この昇圧回路は、Ｅ
２ ＰＲＯＭの書込み消去用の昇圧回路としては使用で
きないことになる。
【００２７】本発明は、上記のような従来の昇圧回路の
欠点を改善し、基板バイアス効果の影響を受けず、従来
のものよりも能力の大きい昇圧回路を提供することを目
的とする。
欠点を改善し、基板バイアス効果の影響を受けず、従来
のものよりも能力の大きい昇圧回路を提供することを目
的とする。
【００２８】
【課題を解決するための手段】本発明の昇圧回路は、昇
圧出力電圧を出力する出力端子と電源入力端子との間に
直列に接続されたダイオード接続のＭＯＳ電界効果型ト
ランジスタと、その相互の接続点に一端を接続された容
量とによる順方向電荷転送動作によって昇圧電圧を得る
昇圧回路であって、前記容量にクロックを供給する非反
転出力レベルシフタ及び反転出力レベルシフタを有し、
この非反転出力レベルシフタ及び反転出力レベルシフタ
は、電源が前段のＭＯＳ電界効果型トランジスタの出力
から供給されることを特徴とする。
圧出力電圧を出力する出力端子と電源入力端子との間に
直列に接続されたダイオード接続のＭＯＳ電界効果型ト
ランジスタと、その相互の接続点に一端を接続された容
量とによる順方向電荷転送動作によって昇圧電圧を得る
昇圧回路であって、前記容量にクロックを供給する非反
転出力レベルシフタ及び反転出力レベルシフタを有し、
この非反転出力レベルシフタ及び反転出力レベルシフタ
は、電源が前段のＭＯＳ電界効果型トランジスタの出力
から供給されることを特徴とする。
【００２９】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。
を参照して説明する。図１は、本発明の第１の実施例の
回路図である。
【００３０】本実施例が、図４に示す従来の昇圧回路と
異なるのは、本実施例では、昇圧の各段毎に、容量Ｃ１
〜Ｃｎ にクロックを入力するための非反転出力レベ
ルシフタＮＬ１ 〜ＮＬｎ 又は反転出力レベルシフタ
ＩＬ２ 〜ＩＬｎ が設けられている点である。
異なるのは、本実施例では、昇圧の各段毎に、容量Ｃ１
〜Ｃｎ にクロックを入力するための非反転出力レベ
ルシフタＮＬ１ 〜ＮＬｎ 又は反転出力レベルシフタ
ＩＬ２ 〜ＩＬｎ が設けられている点である。
【００３１】この非反転出力レベルシフタおよび反転出
力レベルシフタは、隣り合う各段の容量に入力されるク
ロックが互いに逆相となるように配置されており、この
クロックの位相関係は、従来の昇圧回路におけると同じ
である。
力レベルシフタは、隣り合う各段の容量に入力されるク
ロックが互いに逆相となるように配置されており、この
クロックの位相関係は、従来の昇圧回路におけると同じ
である。
【００３２】しかし、本実施例においては、各段の容量
Ｃ１ 〜Ｃｎ に入力されるクロックの振幅が前段のＮ
ＭＯＳトランジスタの出力電圧と同じ値になるように、
各非反転出力レベルシフタ及び反転出力レベルシフタの
電源を、前段のＮＭＯＳトランジスタの出力側からとっ
ている。
Ｃ１ 〜Ｃｎ に入力されるクロックの振幅が前段のＮ
ＭＯＳトランジスタの出力電圧と同じ値になるように、
各非反転出力レベルシフタ及び反転出力レベルシフタの
電源を、前段のＮＭＯＳトランジスタの出力側からとっ
ている。
【００３３】上述の非反転出力レベルシフタ及び反転出
力レベルシフタとしては、例えば、図２に示すような回
路構成のものが用いられる。
力レベルシフタとしては、例えば、図２に示すような回
路構成のものが用いられる。
【００３４】この回路は、高位電源端子４とグランド端
子５との間に、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳ
トランジスタＱＮ１とを直列に接続し、同様にＰＭＯＳ
トランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２とを
直列に接続し、これらを互いにフリップフロップ形式に
接続した構成となっている。
子５との間に、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳ
トランジスタＱＮ１とを直列に接続し、同様にＰＭＯＳ
トランジスタＱＰ２とＮＭＯＳトランジスタＱＮ２とを
直列に接続し、これらを互いにフリップフロップ形式に
接続した構成となっている。
【００３５】入力信号としては、図１中に示す信号φ０
が入力端子６に入力される。そしてインバータ７を介
してＮＭＯＳトランジスタＱＮ１のゲートに入力される
と共に、２段のインバータ７及び８を通してＮＭＯＳト
ランジスタＱＮ２のゲートに入力されている。
が入力端子６に入力される。そしてインバータ７を介
してＮＭＯＳトランジスタＱＮ１のゲートに入力される
と共に、２段のインバータ７及び８を通してＮＭＯＳト
ランジスタＱＮ２のゲートに入力されている。
【００３６】この回路の出力は、ＰＭＯＳトランジスタ
ＱＰ１とＮＭＯＳトランジスタＱＮ１の接続点またはＰ
ＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ
２の接続点から取り出される。
ＱＰ１とＮＭＯＳトランジスタＱＮ１の接続点またはＰ
ＭＯＳトランジスタＱＰ２とＮＭＯＳトランジスタＱＮ
２の接続点から取り出される。
【００３７】この回路は、出力が出力端子９から出力さ
れる時には、非反転出力レベルシフタとして動作する。 又、出力が出力端子１０から出力される時には、反転出
力レベルシフタとして動作する。
れる時には、非反転出力レベルシフタとして動作する。 又、出力が出力端子１０から出力される時には、反転出
力レベルシフタとして動作する。
【００３８】尚、この非反転出力レベルシフタ又は反転
出力レベルシフタにおける高位電源端子４には、前述の
ように、前段の昇圧段の出力電圧（Ｖ１ 〜Ｖｎ−１
）が与えられる。一方、インバータ７及び８の電源は、
図１中の電源１から供給される。
出力レベルシフタにおける高位電源端子４には、前述の
ように、前段の昇圧段の出力電圧（Ｖ１ 〜Ｖｎ−１
）が与えられる。一方、インバータ７及び８の電源は、
図１中の電源１から供給される。
【００３９】以下に本実施例の回路動作について説明す
る。本実施例は、前段のＮＭＯＳトランジスタの出力電
圧を次段の容量に供給する構成になっている。従って、
任意の第ｍ段目における出力電圧Ｖｍ は、その段のＮ
ＭＯＳトランジスタのしきい値電圧をＶＴｍ、前段の出
力電圧をＶｍ−１ とすると、 Ｖｍ ＝Ｖｍ−１ ＋（Ｖｍ−１ −ＶＴｍ）
＝２Ｖｍ−１ −ＶＴｍ
（５）で表される。この時のＶＴｍは、 ＶＴｍ＝Ｖｔｏ＋Ｖｂ （φｂ ＋Ｖｍ−１ ）Ｎ
（６）である。
る。本実施例は、前段のＮＭＯＳトランジスタの出力電
圧を次段の容量に供給する構成になっている。従って、
任意の第ｍ段目における出力電圧Ｖｍ は、その段のＮ
ＭＯＳトランジスタのしきい値電圧をＶＴｍ、前段の出
力電圧をＶｍ−１ とすると、 Ｖｍ ＝Ｖｍ−１ ＋（Ｖｍ−１ −ＶＴｍ）
＝２Ｖｍ−１ −ＶＴｍ
（５）で表される。この時のＶＴｍは、 ＶＴｍ＝Ｖｔｏ＋Ｖｂ （φｂ ＋Ｖｍ−１ ）Ｎ
（６）である。
【００４０】例えば、電源電圧Ｖ０ ＝１．５Ｖ、Ｖｔ
ｏ＝０．５０Ｖ、Ｖｂ ＝０．２４、φｂ ＝０．７ｅ
Ｖ、Ｎ＝０．５の時、初段のＮＭＯＳトランジスタＮ１
のしきい値電圧ＶＴ１は、式（６）より、
ｏ＝０．５０Ｖ、Ｖｂ ＝０．２４、φｂ ＝０．７ｅ
Ｖ、Ｎ＝０．５の時、初段のＮＭＯＳトランジスタＮ１
のしきい値電圧ＶＴ１は、式（６）より、
【００４１】
【００４２】であり、従って初段の出力電圧Ｖ１ は、
式（５）より、 Ｖ１ ＝２×１．５−０．８６＝２．１４Ｖとなる。
式（５）より、 Ｖ１ ＝２×１．５−０．８６＝２．１４Ｖとなる。
【００４３】この値は、従来の昇圧回路における初段の
ＮＭＯＳトランジスタの出力電圧と同じである。ところ
が、本実施例では、次段の容量Ｃ２ には、この初段の
出力電圧、すなわち２．１４Ｖが印加されるため、第２
段のＮＭＯＳトランジスタＮ２ の出力電圧Ｖ２ は、
式（５）及び式（６）より、
ＮＭＯＳトランジスタの出力電圧と同じである。ところ
が、本実施例では、次段の容量Ｃ２ には、この初段の
出力電圧、すなわち２．１４Ｖが印加されるため、第２
段のＮＭＯＳトランジスタＮ２ の出力電圧Ｖ２ は、
式（５）及び式（６）より、
【００４４】
【００４５】となる。
【００４６】同様にして各段の出力電圧を求めてプロッ
トした結果を図５に曲線Ｃで示す。電源電圧Ｖ０ が１
．５Ｖでありながら、６段で出力電圧２５Ｖ以上を達成
している。これは、従来の昇圧回路では、同等の出力電
圧を得るためには１２段で昇圧する必要があったのに対
して半分の段数であり、本実施例の昇圧能力が非常に大
きいことが判る。
トした結果を図５に曲線Ｃで示す。電源電圧Ｖ０ が１
．５Ｖでありながら、６段で出力電圧２５Ｖ以上を達成
している。これは、従来の昇圧回路では、同等の出力電
圧を得るためには１２段で昇圧する必要があったのに対
して半分の段数であり、本実施例の昇圧能力が非常に大
きいことが判る。
【００４７】次に、本発明の第２の実施例について説明
する。図３は、本実施例の回路図である。
する。図３は、本実施例の回路図である。
【００４８】本実施例が、図１に示す第１の実施例と異
なるのは、昇圧段を２つの昇圧ブロックに分割している
点である。
なるのは、昇圧段を２つの昇圧ブロックに分割している
点である。
【００４９】前半の昇圧ブロック（第１段目から第ｋ段
目）では、第１の実施例と同様に、非反転出力レベルシ
フタ及び反転出力レベルシフタの電源を、前段のＮＭＯ
Ｓトランジスタの出力端から取っている。これは、前述
のように、この昇圧ブロックに属する容量Ｃ１ 〜Ｃｋ
に入力されるクロックの振幅が前段のＮＭＯＳトラン
ジスタの出力電圧と同じ値になるようにするためである
。
目）では、第１の実施例と同様に、非反転出力レベルシ
フタ及び反転出力レベルシフタの電源を、前段のＮＭＯ
Ｓトランジスタの出力端から取っている。これは、前述
のように、この昇圧ブロックに属する容量Ｃ１ 〜Ｃｋ
に入力されるクロックの振幅が前段のＮＭＯＳトラン
ジスタの出力電圧と同じ値になるようにするためである
。
【００５０】一方、後半の昇圧ブロック（第（ｋ＋１）
段目から第ｎ段目）では、非反転出力レベルシフタ及び
反転出力レベルシフタの電源は共通であって、前半の昇
圧ブロックの出力端、すなわち、前半の昇圧ブロックの
最終段のＮＭＯＳトランジスタＮｋ の出力端から取ら
れている。
段目から第ｎ段目）では、非反転出力レベルシフタ及び
反転出力レベルシフタの電源は共通であって、前半の昇
圧ブロックの出力端、すなわち、前半の昇圧ブロックの
最終段のＮＭＯＳトランジスタＮｋ の出力端から取ら
れている。
【００５１】以下に本実施例の動作について述べる。本
実施例においては、前半の昇圧ブロックは、第１の実施
例と同様に、前段のＮＭＯＳトランジスタの出力電圧が
次段の容量に供給される構成になっていて、第１の実施
例で説明した如く昇圧が行なわれる。そして、後半の昇
圧ブロックでは、この前半の昇圧ブロックで得られた電
圧をもとに昇圧が行なわれる。
実施例においては、前半の昇圧ブロックは、第１の実施
例と同様に、前段のＮＭＯＳトランジスタの出力電圧が
次段の容量に供給される構成になっていて、第１の実施
例で説明した如く昇圧が行なわれる。そして、後半の昇
圧ブロックでは、この前半の昇圧ブロックで得られた電
圧をもとに昇圧が行なわれる。
【００５２】例えば、電源電圧Ｖ０ ＝１．５Ｖから昇
圧を始めると、ｋ＝３段目で昇圧電圧が５．７８Ｖに達
する。そして、ｋ＝４段目以降を後半の昇圧ブロックで
あるとすると、ｋ＝４段目以降では、容量を介して加え
られる電圧の絶対値｜Ｖφ｜は｜Ｖφ｜＝５．７８Ｖと
一定の値となるので、第１の実施例に比べて出力電圧の
上昇率は低下する。この様子を図５中の曲線Ｄで示す。
圧を始めると、ｋ＝３段目で昇圧電圧が５．７８Ｖに達
する。そして、ｋ＝４段目以降を後半の昇圧ブロックで
あるとすると、ｋ＝４段目以降では、容量を介して加え
られる電圧の絶対値｜Ｖφ｜は｜Ｖφ｜＝５．７８Ｖと
一定の値となるので、第１の実施例に比べて出力電圧の
上昇率は低下する。この様子を図５中の曲線Ｄで示す。
【００５３】本実施例では、前半の昇圧ブロックによっ
て、クロック電圧｜Ｖφ｜を、基板バイアス効果の影響
を大きく受ける範囲から解離するレベルにまで高めてお
いてから、後半の昇圧ブロックに引き継ぐことによって
、昇圧が過剰に行われることを防いでいる。
て、クロック電圧｜Ｖφ｜を、基板バイアス効果の影響
を大きく受ける範囲から解離するレベルにまで高めてお
いてから、後半の昇圧ブロックに引き継ぐことによって
、昇圧が過剰に行われることを防いでいる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
順方向電荷転送動作によって昇圧電圧を得る昇圧回路に
おいて、各容量にクロックを供給する非反転出力レベル
シフタ及び反転出力レベルシフタを設け、これらのレベ
ルシフタの電源を前段のＮＭＯＳトランジスタの出力か
らとることにより、基板バイアス効果の影響を減少させ
ることができるので、昇圧能力を従来のものよりも大き
すくすることができる。
順方向電荷転送動作によって昇圧電圧を得る昇圧回路に
おいて、各容量にクロックを供給する非反転出力レベル
シフタ及び反転出力レベルシフタを設け、これらのレベ
ルシフタの電源を前段のＮＭＯＳトランジスタの出力か
らとることにより、基板バイアス効果の影響を減少させ
ることができるので、昇圧能力を従来のものよりも大き
すくすることができる。
【００５５】従って、本発明の昇圧回路は、例えば、電
源電圧１．５〜３．０Ｖの低電圧であっても、２５Ｖ程
度の出力電圧を十分に発生することができるので、従来
の昇圧回路を使用することができなかったＥ２ ＰＲＯ
Ｍに用いることができるなど、広い範囲の用途に応用で
きる。
源電圧１．５〜３．０Ｖの低電圧であっても、２５Ｖ程
度の出力電圧を十分に発生することができるので、従来
の昇圧回路を使用することができなかったＥ２ ＰＲＯ
Ｍに用いることができるなど、広い範囲の用途に応用で
きる。
【００５６】また、本発明の昇圧回路は、従来の昇圧回
路に比べて昇圧効率が非常に高いので、従来に比べて昇
圧ブロックの段数を大幅に減少させることが可能であり
、従って、回路の素子数、特に容量を減少させることが
できる。このことは、ＬＳＩ化に当って、チップサイズ
を縮小するのに大きな効果をもたらす。
路に比べて昇圧効率が非常に高いので、従来に比べて昇
圧ブロックの段数を大幅に減少させることが可能であり
、従って、回路の素子数、特に容量を減少させることが
できる。このことは、ＬＳＩ化に当って、チップサイズ
を縮小するのに大きな効果をもたらす。
【００５７】更に、請求項１記載の発明による昇圧回路
は、段数が増加する毎に一段当りの昇圧電圧が増加する
ので、段数が多くなると設計が難しくなることがあるが
、この場合には、請求項２記載の発明によって、昇圧段
をいくつかの昇圧ブロックに分割し、必要最低限の昇圧
電圧を得た後はこれを一定のクロック電圧として使用す
ることが対策として有効である。
は、段数が増加する毎に一段当りの昇圧電圧が増加する
ので、段数が多くなると設計が難しくなることがあるが
、この場合には、請求項２記載の発明によって、昇圧段
をいくつかの昇圧ブロックに分割し、必要最低限の昇圧
電圧を得た後はこれを一定のクロック電圧として使用す
ることが対策として有効である。
【図１】本発明の第１の実施例の回路図である。
【図２】第１の実施例に用いられる非反転出力レベルシ
フタ及び反転出力レベルシフタの一例の回路図である。
フタ及び反転出力レベルシフタの一例の回路図である。
【図３】本発明の第２の実施例の回路図である。
【図４】従来の昇圧回路の回路図である。
【図５】本発明の第１の実施例および第２の実施例なら
びに従来の昇圧回路の、昇圧段数と出力電圧との関係を
示す理論曲線である。
びに従来の昇圧回路の、昇圧段数と出力電圧との関係を
示す理論曲線である。
１ 電源
２，９，１０ 出力端子
３ クランプ回路
４ 高位電源端子
５ グランド端子
６ 入力端子
７，８ インバータ
Claims (2)
- 【請求項１】 昇圧出力電圧を出力する出力端子と電
源入力端子との間に直列に接続されたダイオード接続の
ＭＯＳ電界効果型トランジスタと、その相互の接続点に
一端を接続された容量とによる順方向電荷転送動作によ
って昇圧電圧を得る昇圧回路であって、前記容量にクロ
ックを供給する非反転出力レベルシフタ及び反転出力レ
ベルシフタを有し、この非反転出力レベルシフタ及び反
転出力レベルシフタは、電源が前段のＭＯＳ電界効果型
トランジスタの出力から供給されることを特徴とする昇
圧回路。 - 【請求項２】 昇圧出力電圧を出力する出力端子と電
源入力端子との間に直列に接続されたダイオード接続の
ＭＯＳ電界効果型トランジスタと、その相互の接続点に
一端を接続された容量と、この容量にクロックを供給す
る非反転出力レベルシフタ及び反転出力レベルシフタと
を含み、順方向電荷転送動作によって昇圧電圧を得る昇
圧回路であって、前記ＭＯＳ電界効果型トランジスタ及
び容量の直列回路が複数の昇圧ブロックに分割され、前
記電源入力端子に接続される昇圧ブロックに含まれる非
反転出力レベルシフタ及び反転出力レベルシフタは、電
源が前段のＭＯＳ電界効果型トランジスタの出力から供
給され、それ以外の昇圧ブロックに含まれる非反転出力
レベルシフタ及び反転出力レベルシフタは、電源がそれ
ぞれの昇圧ブロックの前段の昇圧ブロックの出力から供
給されることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029744A JPH04268294A (ja) | 1991-02-25 | 1991-02-25 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029744A JPH04268294A (ja) | 1991-02-25 | 1991-02-25 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04268294A true JPH04268294A (ja) | 1992-09-24 |
Family
ID=12284612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3029744A Pending JPH04268294A (ja) | 1991-02-25 | 1991-02-25 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04268294A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366519B1 (en) | 1995-03-09 | 2002-04-02 | Macronix International Co., Ltd. | Regulated reference voltage circuit for flash memory device and other integrated circuit applications |
| KR100383205B1 (ko) * | 1999-03-18 | 2003-05-12 | 가부시끼가이샤 도시바 | 차지 펌프 회로를 구비한 반도체 디바이스 |
| KR100386864B1 (ko) * | 1999-11-15 | 2003-06-09 | 엔이씨 일렉트로닉스 코포레이션 | 승압 회로 |
| US6650172B1 (en) | 1999-07-08 | 2003-11-18 | Nec Electronics Corporation | Boost circuit with sequentially delayed activation of pump circuit stages |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP2007502096A (ja) * | 2003-08-07 | 2007-02-01 | サンディスク コーポレイション | 面積効率の高い電荷ポンプ |
| WO2023223836A1 (ja) * | 2022-05-17 | 2023-11-23 | 国立大学法人大阪大学 | 電源回路、パワーマネジメント回路及びセンサデバイス |
-
1991
- 1991-02-25 JP JP3029744A patent/JPH04268294A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6366519B1 (en) | 1995-03-09 | 2002-04-02 | Macronix International Co., Ltd. | Regulated reference voltage circuit for flash memory device and other integrated circuit applications |
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| US6650172B1 (en) | 1999-07-08 | 2003-11-18 | Nec Electronics Corporation | Boost circuit with sequentially delayed activation of pump circuit stages |
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| JP2007502096A (ja) * | 2003-08-07 | 2007-02-01 | サンディスク コーポレイション | 面積効率の高い電荷ポンプ |
| JP4768614B2 (ja) * | 2003-08-07 | 2011-09-07 | サンディスク コーポレイション | 面積効率の高い電荷ポンプ |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| WO2023223836A1 (ja) * | 2022-05-17 | 2023-11-23 | 国立大学法人大阪大学 | 電源回路、パワーマネジメント回路及びセンサデバイス |
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