JPH04269035A

JPH04269035A - スクランブラー回路

Info

Publication number: JPH04269035A
Application number: JP3314268A
Authority: JP
Inventors: John B Mcnesby; ジョン　ビー　マクネスビー; Amritpal S Kalla; アムリトパル　エス　カラ; Angel Rodriguez; エンジェル　ロドリケス
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1990-11-28
Filing date: 1991-11-28
Publication date: 1992-09-25
Also published as: US5163092A; EP0488325A3; EP0488325A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル通信装置に、
そしてさらに特定化すると、データーがスクランブル化
されている光ファイバー装置であるソネトデーター伝送
装置におけるスクランブラー回路に関する。

【０００２】

【従来の技術】光ファイバー技術は今や、電話装置のよ
うなデーター伝送装置に一般的に使われており、標準的
にこの装置においては、ファイバー光送信チャンネルと
ファイバー光検出チャンネルとを有する化学ユニットが
存在する。ファイバー光送信チャンネルは、スクランブ
ラーおよび他のモジュールを含み、そしてファイバー光
検出チャンネルはデスクランブラー、フレーム検出器お
よび他のモジュールを含み、そして伝送線路上にデータ
ーが存在しているかどうかを検出するためのアクティビ
ティ検出器とエラーフレーム検出器とを持つマルチプレ
クサー・デマルチプレクサーユニットに信号を供給する
。

【０００３】比較的新しい伝送用標準がシンクロナスオ
プティカルネットワーク（ＳＯＮＥＴ）用に開発されて
おり、それは多重化配列と結び付いたベースレートとフ
ォーマットから得られるものである。それによって光学
インターフェースにおいて利用可能なレースとフォーマ
ットのモジュラーファミリーが生ぜしめられる。このベ
ースレートはシンクロナストランスポートシグナルレベ
ル１（ＳＴＳ−１）として知られている。ＳＴＳ−１の
各フレームは８１０バイトのシリアルビット流であり、
各バイトは８ビットからなっている。ＳＴＳ−１のフレ
ーム化は、各ＳＴＳ−１フレームの最初の２バイトＡ１
およびＡ２に向けられている。バイトＡ１およびＡ２に
関するフレーミングパターンは、Ｆ６２８Ｈｅｘ（１１
１１０１１０００１０１０００）であり、ここでＡ１は
Ｆ６Ｈｅｘ（１１１１０１１０）、そしてＡ２は２８Ｈ
ｅｘ（００１０１０００）に等しい。Ｃ１識別バイトが
バイトＡ１およびＡ２に続く。ソネトにおける、より高
いレートは、Ｎ個のＳＴＳ−１フレームをバイトインタ
ーリーブ多重化することによって達成される。光キャリ
アレベル３（ＯＣ−３）装置におけるＳＴＳ−３フレー
ムのためのフレーミングパターンは、こうしてＡ１Ａ１
Ａ１Ａ２Ａ２Ａ２である。同様に、ＯＣ−１２装置にお
けるＳＴＳ−１２フレームのためのフレーミングパター
ンは１２個のＡ１バイトに続く１２個のＡ２バイトで構
成される。

【０００４】ソネトスクランブル要求は、ラインレート
において動作する、シーケンス長１２７のフレーム同期
スクランブルである。ソネト仕様は、Ｘ７位置からの出
力がシリアルデーター流に加えられるシリアルスクラン
ブルを提案している。このことは、ソネトインターフェ
ース回路の大部分がラインレート、すなわちＯＣ−１２
装置においては６２２．０８ＭＨｚのクロックレート、
で動作することを要求している。

【０００５】シリアルスクランブラーが満足すべき状態
で動作している時には、その実行のための回路は望まし
くない高速クロックレートや電力消費を必要とする。

【０００６】

【発明が解決しようとする課題】こうして、ソネト伝送
装置で使用するためのパラレルスクランブル（スクラン
ブラ）回路を提供することが、本発明の主要な目的であ
る。

【０００７】本発明の別の目的は、最少の電力を要し、
そして低いラインレートで動作するスクランブラ（スク
ランブラ）回路を提供することである。

【０００８】

【課題を解決するための手段】前述の、そして付随する
目的は、スクランブラーポリノミアル（多項式）がパラ
レルデーターに加えられ、それによって回路クロックレ
ートをラインレートの８分の１に減じるようなスクラン
ブル回路を備えるという本発明の技術手段によって、達
成される。このクロックレート低減は電力消費を節減し
、そしてタイミング制約条件を単純化させる。

【０００９】

【実施例】本発明は図面と関連させながら以下の説明を
読むことによって、さらに明らかとなる。

【００１０】前に説明されたようにソネト装置のデータ
ー送信チャンネルはスクランブラーと呼ばれるモジュー
ルを含み、そして検出チャンネルはデスクランブラーと
呼ばれるモジュールを含む。スクランブラーおよびデス
クランブラー回路の両方は構成要素としては同等であり
、そして述語スクランブラーおよびデスクランブラーは
交換可能なものとして用いられている。

【００１１】図１を見ると、本発明を実施したスクラン
ブラー回路１００は、ソネトポリノミアルを発生するた
めの最初の一連のフリップフロップ１〜７と、ポリノミ
アルの８番目の項の各々を捕捉する第２の一連のフリッ
プフロップ８〜１５を含んでいる。マスターイクスクル
−シブオアゲート１１０はそれらのフリップフロップと
結び付いている。フリップフロップ１から７は、リード
１２０によって共に結合している、それらのセット端子
を有している。それらのフリップフロップのクロック端
子はリード１２２により互いに接続されて高速クロック
入力１３０（ＨＳＣＫＢ）に到る。それらのフリップフ
ロップの各々のＱ出力端子は、次のフリップフロップの
データー端子へと、直列に接続されている。

【００１２】フリップフロップ１および８のデーター端
子はリード１３４によりイクスクル−シブオアゲート１
１０の出力端子に接続されている。フリップフロップ８
から１５の残りの端子の総てはオアゲート１４０の出力
からのリード１３８に接続されている。

【００１３】この回路１００はスクランブラーをイネー
ブルおよびディスエーブルするためのタイミング回路１
０１を含んでいる。このタイミング回路またはタイミン
グ発生器は、２：１（２入力−１出力）マルチプレクサ
ー１４４に結合されたオアゲート１４０および、マルチ
プレクサー１４４に結合されたフリップフロップ１６に
接続されているノアゲート１４８とを含んでいる。マル
チプレクサー１４４はまた、直列に接続されたフリップ
フロップ１７および１８にも結合している。デスクラン
ブラーイネーブル信号（ＤＳＣＲＥＮ）は、オアゲート
１４０の入力端子Ａに接続されているリード１５０に加
えられる。リセット信号（ＲＥＳＥＴ）のソースは、オ
アゲート１４０の入力Ｂに接続されているリード１５２
に接続される。オアゲート１４０の出力はリード１３８
に接続されて、フリップフロップ８から１５のリセット
端子に到る。オアゲート１４０の出力リード１３８はま
た、マルチプレクサー１４４の入力にも接続されている
。マルチプレクサー１４４の出力はフリップフロップ１
７のデーター端子に結合されている。フリップフロップ
１７の出力は、フリップフロップ１８のデーター端子に
、およびマルチプレクサー１４４の入力端子に、接続さ
れている。フリップフロップ１８の出力はセットリード
１２０に接続されている。

【００１４】８分割クロック信号（ＤＩＶ８）は、ノア
ゲート１４８の１方の入力に接続され、そして４分割信
号（ＤＩＶ４Ｂ）は、ノアゲート１４８の第２入力に接
続されている。ノアゲート１４８の出力端子はフリップ
フロップ１６のデーター入力に接続され、そしてフリッ
プフロップ１６の出力はマルチプレクサー１４４に接続
されている。クロック入力ＨＳＣＫはリード１６０によ
ってフリップフロップ１６および１７のクロック入力に
接続され、そしてフリップフロップ１８のクロック入力
はリード１６２によって、クロックＨＳＣＫＢからのリ
ード１２２に接続されている。

【００１５】回路１００はまた、一連のイクスクル−シ
ブオアゲート２２から２９を含んでおり、それらゲート
の各々は２つの入力端子を有している。図示の目的から
、各々の１端子はＬＤＡＴ（データー）と名付けられ、
そして１端子はＤＳＣＲと名付けられている。こうして
、端子ＬＤＡＴは、イクスクル−シブオアゲート２２か
ら２９までのそれぞれに関してＬＤＡＴ０、ＬＤＡＴ１
…ＬＤＡＴ７として表わされ、そして端子ＤＳＣＲは同
様に、それらゲートに関してＤＳＣＲ０からＤＳＣＲ７
として表わされている。ＬＤＡＴ端子の総てはバス１６
８（ＬＤＡＴ）に接続されている。バス１６８（ＬＤＡ
Ｔ）は、その入力がシリアル形状のデーターを受けるシ
リアル／パラレルシフトレジスターから来るデーターの
、８本のパラレル線路を含んでいる。このシリアル／パ
ラレルレジスターは、ここでは示されていない。こうし
て、８本の分離されたデーター線はそれぞれのイクスク
ル−シブオアゲートの１つの１入力に接続されており、
そしてＬＤＡＴ０は１つの線路を表わしている。ＬＤＡ
Ｔ１は第２の線路を表わしており、以下同様である。　
　しかも、ＤＳＣＲ端子の総ては、結び付いているフリ
ップフロップ８から１５それぞれの出力に、すなわちＤ
ＳＣＲ０はフリップフロップ８、ＤＳＣＲ１はフリップ
フロップ９に、そして以下同様に、接続されている。

【００１６】図１に示されたパラレルフレーム同期ソネ
トスクランブラーの動作においては、第１のフリップフ
ロップ１から７は、ＳＴＳ−１＃Ｎ　　Ｃ１（ＳＴＳ−
１　　ＩＤ）バイトに続くバイトにより１１１１１１１
にプリセットされる。このことは、ＤＳＣＲＥＮおよび
、リード１５０および１５２上のパワーアップリセット
信号、それぞれによって行なわれる。スクランブルされ
るべき、このバイトおよび引き続く総てのバイトは、ス
クランブラーの出力に加えられる。ＳＴＳ−１＃１から
ＳＴＳ−１＃ＮまでのフレームバイトＡ１およびＡ２お
よびＳＴＳ−１識別バイトＣ１はスクランブルされない
。

【００１７】このスクランブラー（またはデスクランブ
ラー）は、複数のＡ１、複数のＡ２、およびＣ１がフレ
ームの先頭部に表われている時を除いて、データーフレ
ームの総てのバイトの間にはイネーブルされる。外部信
号ＦＲＭＳＹＮ（フレーム同期）は、スクランブラーを
イネーブルおよびディスエーブルするＤＳＣＲＥＮを駆
動するのに用いられる。このＦＲＭＳＹＮ信号は、その
周期が１２５マイクロ秒の、そして、その継続時間が装
置線路レート構成（すなわち、ＯＣ−３またはＯＣ−１
２）に依存している、ハイレベルパルスである。ＦＲＭ
ＳＹＮ信号は、ソネトフレームの開始とは、ゆるくフレ
ーム整列されており、そしてこの回路はＦＲＭＳＹＮを
スクランブラータイミングと同期させるために設けられ
ている。新しく同期された信号はＤＳＣＲＥＮ（デスク
ランブラーイネーブル）であり、これはリード１５０か
らオアゲート１４０に加えられる。

【００１８】ＦＲＭＳＹＮをハイにするためのタイミン
グウインドーは、新しいシリアルフレームの開始の両側
におけるＤＩＶ８クロックの半分の周期であり、ここで
ＤＩＶ８はラインレートの８分の１である。ＦＲＭＳＹ
ＮはＤＩＶ８Ｂクロック（ＤＩＶ８クロックの反転）に
よってデスクランブラーと同期化されている。ＦＲＭＳ
ＹＮはＤＩＶ８Ｂでクロックされるフリップフロップに
捕捉され、次に高速クロックによってフリップフロップ
内にクロックされ、その出力はＤＳＣＲＥＮとなる。デ
スクランブラーをディスエーブルするためのタイミング
図は図２に示されている。

【００１９】リード１５０上のＤＳＣＲＥＮはオアゲー
ト１４０に加えられ、ここでこの信号はリード１５２の
上のパワーアップリセットとオア論理され、そしてパラ
レルデーターフリップフロップラッチ８から１５までの
リセットに加えられる。

【００２０】ＤＳＣＲＥＮはまた、マルチプレクサー１
４４とフリップフロップ１７と１８で構成される回路を
通してフリップフロップ１から７のセット入力にも加え
られる。フリップフロップ１から７とイクスクル−シブ
オアゲート１１０とはソネトポリノミアル１＋Ｘ６＋Ｘ
７を実行する。ポリノミアル回路タイミングのセッティ
ングまたはディスエーブリングは、ラッチ８から１５の
リセットがポリノミアル回路の総ての出力を絶縁するの
で、臨界的ではない。ＤＳＣＲＥＮのタイミングは、前
のフレームの最終バイトがサンプルされたポリノミアル
出力に加えられた後、そして現在のフレームの最初のＡ
１バイトの適用の前に、ＤＩＶ８クロックの周期の中央
において、ハイになったＤＳＣＲＥＮがフリップフロッ
プ８から１５をリセットするようにされる。パラレルの
Ａ１バイトをイクスクル−シブオアゲート２２から２９
に適用することによって、フリップフロップ８から１５
までのリセットゼロ（論理ロー）出力が、イクスクル−
シブオアゲート２２から２９を通してパラレルのＡ１バ
イトに加えられるようにさせ、Ａ１バイトが変化せずに
通過できるようにしている。残りのＡ１、Ａ２およびＣ
１バイトの間はＤＳＣＲＥＮはハイのままであり、そし
てフリップフロップ８から１５はリセットのままであり
、さらにそれらのバイトもまたデスクランブラーのアダ
ー（イクスクル−シブオアゲート２２から２９）を、変
化させずに通過できる。Ａ１、Ａ２およびＣ１バイトの
処理の間は、ＦＲＭＳＹＮおよびＤＳＣＲＥＮはハイの
ままであり、そしてデスクランブラーはディスエーブル
状態となっている。

【００２１】デスクランブラーのイネーブリングはＳＴ
Ｓ−１＃Ｎ　　Ｃ１（ＳＴＳ−１　　ＩＤ）バイトの次
のバイトで発生する。ＦＲＭＳＹＮローゴーイング信号
タイミングウインドーは、シリアルデーター流からの最
終Ｃ１バイトを捕捉した、ＤＩＶ８クロックの立上りエ
ッジの両側のＤＩＶ８クロック周期の半分である。ディ
スエーブリング（論理１またはハイ）およびイネーブリ
ング（論理０またはロー）のためのＦＲＭＳＹＮタイミ
ングウインドーは、１つのＤＩＶ８周期か、またはライ
ンレート周期の８倍である。ＤＩＶ８Ｂと１つの高速ク
ロックによってクロックされているＦＲＭＳＹＮによっ
て作られたＤＳＣＲＥＮは、ローとなり（リセットに戻
る）、そしてフリップフロップ８から１５をイネーブル
状態とする。ポリノミアルフリップフロップ１から７の
タイミングイネーブリング（セット転移）は、臨界的で
あり、そしてこのためオアゲート１４０、（２：１）マ
ルチプレクサー１４４およびフリップフロップ１６，１
７および１８の必要がある。ポリノミアルフリップフロ
ップ１から７のイネーブリングは、最後のＣ１バイトの
後、そしてＨＳＣＫＢクロック（高速クロックＨＳＣＫ
の反転）の次の立上りエッジの前に、第１データーバイ
トに加えられるべき第１ポリノミアル値（ＦＥＨＥＸ）
に、ＤＩＶ８クロック立上りエッジがロードした後にま
で、遅延させられる必要がある。

【００２２】ポリノミアル回路の臨界的なイネーブリン
グタイミングは、ノアゲート１４８をもつタイミング発
生器からの２つの計数をデコードし、そしてそれをフリ
ップフロップ１６に加えることによって行なわれる。ノ
アゲート１４８は、２つの計数としてデコードする入力
信号ＤＩＶ８、ＤＩＶ４Ｂ、およびＤＩＶ２を持つ、ド
・モルガン等価アンドゲートである。２つの計数をデコ
ードする理由は、タイミング発生器はカウンドダウン型
のバイナリーカウンターであり、フリップフロップ１６
，１７および１８は高速クロックの２．５クロックを必
要とし、ポリノミアルフリップフロップ１から７は、Ｄ
ＩＶ８立上りエッジに直ちに続くＨＳＣＫＢ立上りエッ
ジの少し前にイネーブル状態とされているべきであり、
さらにＤＩＶ８クロックの立上りエッジはタイミング発
生器の７計数において生ずるからである。

【００２３】ノアゲート１４８からデコードされた“２
つの”計数された高速クロックワイドパルスは、フリッ
プフロップ１６への高速クロックＨＳＣＫによってクロ
ックされる。フリップフロップ１６の出力は、２：１（
２入力１出力）マルチプレクサー１４４のセレクト入力
に接続される。ノアゲート１４８がハイのパルスを出す
前の、フリップフロップ１６論理ロー出力はマルチプレ
クサー１４４の０入力を選択し、そしてＤＳＣＲＥＮの
前からの値、この場合は論理ハイ、を保持させている。ノアゲート１４８がハイのパルスを出力すると、フリッ
プフロップ１６の出力を論理ハイとさせ、フリップフロ
ップ１６の出力はマルチプレクサー１４４の１入力を選
択し、そして高速クロックの１周期だけ、オアゲート１
４０のロー出力（この時ＤＳＣＲＥＮはロー）を出力さ
せる。マルチプレクサー１４４の論理ロー出力はＨＳＣ
Ｋを持つフリップフロップ１７によってサンプルされ、
そしてフリップフロップ１７の論理ロー出力は、マルチ
プレクサー１４４のゼロ入力にループバックされるが、
ここではセレクト入力（フリップフロップ１６の出力）
が論理ローであるため、フリップフロップ１７によって
保持される。ＤＳＣＲＥＮの論理レベルは、ノアゲート
１４８、フリップフロップ１６、およびオアゲート１４
０を通したマルチプレクサー１４４によって、８高速ク
ロックパルス毎にサンプルされる。タイミング発生器が
ＨＳＣＫでクロックされ、そしてポリノミアルフリップ
フロップ１から７がＨＳＣＫＢでクロックされているの
で、フリップフロップ１８はＨＳＣＫＢクロックを持つ
ポリノミアルセット信号ＰＯＬＹＳＥＴ（フリップフロ
ップ１８の出力）の立上りエッジをタイムするのである
。

【００２４】フリップフロップラッチ８から１５のリセ
ットおよびポリノミアルフリップフロップ１から７の論
理ローへのセットによって、デスクランブラーはイネー
ブル状態となる。ソネト仕様に提案されているシリアル
デスクランブラーは、一度に、フリップフロップ７の出
力をシリアルデーターの１ビットに加える、というのも
のである。ここで説明されているデスクランブラーは、
各８つの高速クロック毎に、ポリノミアルの素子、すな
わちイクスクル−シブオアゲート１１０およびフリップ
フロップ１から７、の出力がシリアルに各ビットに加え
られるものとして、フリップフロップ７の出力に調和（
適合）しており、ここではイクスクル−シブオアゲート
１１０の出力が最下位ビットであり、そしてフリップフ
ロップ７の出力が最上位ビットである。こうして、ポリ
ノミアルの素子の出力が、８高速クロックパルス毎に適
当な時間にラッチされ、パラレルデーターに加えられる
結果、同じデーターをシリアル的にフリップフロップ７
の出力に加えたものと同じ結果を得ることができる。

【００２５】本発明の動作をさらに詳細に説明すると、
バス１６８（ＬＤＡＴ）上のソネトフレームのスタート
は、フレーミングパターンであるＡ１およびＡ２バイト
、および識別用バイトであるＣ１バイトによって開発さ
れる。これらの非データーバイト（Ａ１，Ａ２，Ｃ１）
は変化せずに、すなわちスクランブルもデスクランブル
もされずに、回路を通過する。こうしてスクランブラー
（デスクランブラー）は、Ａ１，Ａ２およびＣ１バイト
が回路を通過する時にはディスエーブル状態となってい
る。

【００２６】この時、前に述べたように、フリップフロ
ップ１から７まではセットされて、それらのＱ出力端子
は総て１であり、そしてフリップフロップ８から１５ま
ではリセットされて、それらのＱ出力端子は総て０であ
る。フリップフロップ８から１５までの、総て０の出力
は、イクスクル−シブオアゲート２２から２９までの各
々の第１入力に加えられている。イクスクル−シブオア
ゲート各々の第２入力は、これに加えられたパラレルデ
ーター線１６８（ＬＤＡＴ）の１つを持っている。

【００２７】イクスクル−シブオアゲート２２から２９
までの各々の１つの入力がゼロであるから、他の入力、
すなわちデーター入力は変更されないデーターをもって
通過する。こうして、Ａ１，Ａ２およびＣ１バイトは、
変化せずにイクスクル−シブオアゲート２２から２９を
通過する。最後のＣ１バイトがイクスクル−シブオアゲ
ート２２から２９を通過すると、フリップフロップ８か
ら１５までからリセット信号が除かれる。フリップフロ
ップ１から７までのセットパルスの除去は、８分割クロ
ック（ＤＩＶ８）の直前まで遅延させられ、反転させら
れた高速クロックは、フリップフロップ１から７までの
ポリノミアルの値が８分割クロックによってフリップフ
ロップラッチ８から１５までの中にロードされる以前の
、早すぎる変化を阻止する。

【００２８】８分割クロック（ＤＩＶ８）が２進値ＦＥ
、すなわちフリップフロップ１から７までからの７つの
１とイクスクル−シブオアゲート１１０からの０、をフ
リップフロップ８から１５までにロードした後に、フリ
ップフロップ１から７までのセットが除去される。

【００２９】フリップフロップラッチ８から１５までの
出力は各々、イクスクル−シブオアゲート２２から２９
までの各々の１つの入力に加えられることによって、そ
のような出力がイクスクル−シブオアゲートのデーター
に加えられる。

【００３０】反転された高速クロック（ＨＳＣＫＢ）は
、イクスクル−シブオアゲート１１０出力を、フリップ
フロップ１から７までに伝播させる。８高速クロックパ
ルスの後、オリジナルの７つの１と、１つの０とは、ポ
リノミアルフリップフロップ１から７の外に伝播されて
おり、そして新しいポリノミアル項が、イクスクル−シ
ブオアゲート１１０および７つのフリップフロップ１か
ら７の出力上に存在している。この新しいポリノミアル
はフリップフロップ８から１５内にロードされ、そして
イクスクル−シブオアゲート２２から２９によって次の
データーバイトに加えられる。このことは、Ａ１がイク
スクル−シブオアゲート２２から２９に加えられ、フリ
ップフロップ１から７がセットされ、そしてフリップフ
ロップラッチ８から１５がクリアされる時の、次のフレ
ームまで続けられる。

【００３１】図２および図３に示すタイミング図は、デ
スクランブラーをディスエーブルおよびイネーブル状態
とするために関係する信号タイミングを示している。Ｐ
ＤＡＴ（７：０）は、シリアル−パラレル８ビットシフ
トレジスター（ｓ／ｐ　　ＲＥＧ）を通過するような、
シリアルデーターのＨＥＸ値である。ＬＤＡＴ（７：０
）は、ＤＩＶ８クロックによって捕捉されたｓ／ｐ　　
ＲＥＧのラッチされたデーター出力であり、これはデス
クランブラーのイクスクル−シブオアゲート２２から２
９へのパラレルデーター入力である。ＤＳＣＲ（７：０
）は、デスクランブラーフリップフロップ８から１５の
ＨＥＸ値出力である。ＳＤＡＴ（７：０）は、ＬＤＡＴ
（７：０）にＤＳＣＲ（７：０）を加えたデスクランブ
ラーのＨＥＸ値の結果である。ＦＲＭＳＹＮは外部的デ
スクランブラーディスイネーブルおよびイネーブル信号
であり、クロスハッチ部分はエッジ変移の許されている
ウインドー部である。ＤＳＣＲＥＮはＤＩＶ８および、
次にＨＳＣＫＢによりクロックされる、同期化されたＦ
ＲＭＳＹＮ信号である。ＤＳＣＲＥＮから得られるＰＯ
ＬＹＳＥＴはポリノミアルフリップフロップ１から７ま
でのセット信号であって；この信号のためのタイミング
は、デスクランブラーがイネーブル状態にある時には最
も臨界的である。反転された高速クロックであるＨＳＣ
ＫＢは、ポリノミアルフリップフロップ１から７をクロ
ックする。ＤＩＶ８クロックは高速クロックの８分の１
である。反転されたＤＩＶ４であるＤＩＶ４Ｂは、高速
クロックの４分の１である。ＤＩＶ２は高速クロックの
半分である。ＣＮＴ２はノアゲート１４８の出力であり
、このタイミング発生器は“２”計数をデコードする。

【００３２】図４では、ＬＤＡＴ０からＬＤＡＴ７の入
力／出力リードがイクスクル−シブオアゲート２２から
２９に結合している、シリアル−パラレルレジスターが
示されている。図４に示されているデスクランブラーに
おいては、８本のパラレルＬＤＡＴリードとポリノミア
ルフリップフロップとがイクスクル−シブオアゲートに
結合して描かれている。

【００３３】こうして、ソネト電話データー取扱い装置
中で使用されるポリノミアルをデーターとスクランブル
するための装置が説明された。ただ１つの実施例が説明
されただけであるが、当業技術者にとっては、開示され
た装置には種々の変形や変更適用が可能であること、そ
して本発明は添付の特許請求の範囲によってのみ制限さ
れていること、は明らかであろう。

【００３４】

【発明の効果】ソネト装置で使用できるパラレルスクラ
ンブラ回路であって、可能にされた低いラインレート（
クロックレート低減）により電力消費を節減し、そして
タイミング制約条件を単純化させ得るスクランブラ回路
を実現できるという効果が奏される。

【図面の簡単な説明】

【図１】本発明の方式によって構成されたパラレルスク
ランブラー回路の論理回路図である。

【図２】デスクランブラーを不可能とするための信号関
係図である。

【図３】デスクランブラーを可能とするための信号関係
図である。

【図４】図１の回路およびデスクランブル機能を実行す
るためのアルゴリズムと共に用いられる回路の１部を示
した回路図である。

【符号の説明】

１〜１８　　　　フリップフロップ２２〜２９　　　　イクスクル−シブオアゲート１００
　　　　スクランブラー回路１０１　　　　タイミング回路１１０　　　　マスターイクスクル−シブオアゲート１
２０　　　　リード線１２２　　　　リード１３０　　　　高速クロック入力１３４，１３８　　　　リード１４０　　　　オアゲート１４４　　　　マルチプレクサー１４８　　　　ノアゲート１５０，１５２　　　　リード１６０，１６２　　　　リード１６８　　　　バス（ＬＤＡＴ）

Claims

【特許請求の範囲】

【請求項１】　　データーのバイトのフレーム形式でデ
ーターをスクランブルするための回路であって、ここで
データーの各フレームはデーターではない識別用部分を
含んでいるスクランブラー回路において、　　データー
ビットに加えられるべきスクランブラ−ポリノミアル（
多項式）を発生するための、１から７と番号付与された
、第１の一連の７個のフリップフロップと、スクランブ
ラービットと加えられるべきデータービットを発生する
ための、８から１５と番号付与された、第２の一連の８
個のフリップフロップとを有し、前記フリップフロップ
の各々は、クロック端子、リセット端子、セット端子、
出力端子およびデーター端子を持ち、前記第１の一連に
おける２番目から７番目までのフリップフロップの各々
が、前記第１の一連における前のフリップフロップの出
力端子に接続された、そのデーター端子を持ち、前記第
２の一連における９番目から１５番目までの第２フリッ
プフロップの各々が、前記第１の一連のそれぞれのフリ
ップフロップの出力端子に接続された、そのデーター端
子を持ち、更に、２つの入力（端）と１つの出力（端）
とを備えたマスターイクスクル−シブオアゲートを有し
、その１つの入力が、前記６番目および７番目のフリッ
プフロップの、それぞれ相互接続された、出力端子と入
力データー端子に、そして１４番目のフリップフロップ
の入力データー端子に接続されており、前記マスターイ
クスクル−シブオアゲートの第２入力は前記７番目のフ
リップフロップの出力端子に、そして前記１５番目のフ
リップフロップの入力データー端子に接続されており、
前記マスターイクスクル−シブオアゲートの出力端子は
前記１番目および８番目のフリップフロップの入力デー
ター端子に接続されており、前記第１の一連の前記フリ
ップフロップのクロック端子に結合している、クロック
信号の第１のソースと、前記第２の一連の前記フリップ
フロップのクロック端子に結合している、クロック信号
の第２のソースと、８個のイクスクル−シブオアゲート
と、前記イクスクル−シブオアゲートの各々の１つの入
力に接続されている第１データーバスと、前記第２の一
連の各フリップフロップからの出力データー端子は、結
び付いているイクスクル−シブオアゲートの第２入力に
接続され、第２データーバスと、前記イクスクル−シブ
オアゲートの総ての出力は前記第２データーバスに接続
され、そしてデーターのフレームの前記識別用部分が前
記第１データーバス上に存在している時に前記回路をデ
ィスエーブル状態とするための装置と、を含んでいるこ
とを特徴とするスクランブラ−回路。
【請求項２】　　さらに、前記第１の一連の前記フリッ
プフロップのセット端子にセット信号を、そして前記第
２の一連の前記フリップフロップのリセット端子にリセ
ット信号を、加えるためのタイミング発生器回路を有す
るような、特許請求の範囲第１項記載の回路。
【請求項３】　　前記タイミング発生器回路はオアゲー
トと、マルチプレクサーと、前記オアゲートは前記マル
チプレクサーに直列となっており、ノアゲートと、第１
ラッチと、第２ラッチと、第３ラッチと、前記ノアゲー
トは、前記第１ラッチと、前記第２ラッチおよび前記第
３ラッチに直列となっており、前記第１、第２および第
３ラッチは、データー、クロックおよび出力端子を有し
ており、前記オアゲートは、２つの入力端子および１つ
の出力端子を有しており、前記オアゲートの１つの入力
に結合されているスクランブラーイネーブリングおよび
ディスイネーブリング信号のソースと、前記オアゲート
の第２入力端子に接続されているリセット信号のソース
と、前記オアゲートの出力は、前記第２の一連の前記フ
リップフロップのリセット端子に、そして前記マルチプ
レクサーの１つの入力に、接続されており、前記ノアゲ
ートは３入力および１出力を持ち、前記ノアゲートの３
つの入力に個別に結合されている３つの異なるクロック
信号の３つのソースと、前記ノアゲートの出力は、前記
第１ラッチのデーター端子に結合しており、そして前記
第１ラッチの出力端子は、前記マルチプレクサーに結合
しており、前記第１および第２ラッチのクロック端子に
結合しているクロック信号の第４のソースと、前記マル
チプレクサーの出力は前記第２ラッチのデーター端子に
接続され、そして前記第２ラッチの出力端子は、前記マ
ルチプレクサーの１つの入力に、そして前記第３ラッチ
のデーター端子に、接続されており、そして前記第３ラ
ッチの出力は、前記第１の一連のフリップフロップの総
てのセット端子に接続されており、を含んでいるような
、特許請求の範囲第２項記載の回路。
【請求項４】　　データーのバイトのフレーム形式、こ
こでデーターの各フレームはデーターではない識別用部
分を含んでいる、のデーターをスクランブルするための
回路において、項１＋Ｘ６＋Ｘ７を持つポリノミアル（
多項式）信号を発生させるための、第１の一連の７個の
フリップフロップと、２入力および１出力を持つ第１イ
クスクル−シブオアゲートと、第２の一連の８個のフリ
ップフロップと、前記フリップフロップの各々は、クロ
ック端子、入力データー端子、出力データー端子、セッ
ト端子およびリセット端子を持ち、各々が２入力および
１出力を持つ、一連の８個のイクスクル−シブオアゲー
トと、前記８個のイクスクル−シブオアゲートの各々の
１つの入力に接続されたデーター入力ラインと、前記第
２の一連のフリップフロップの各々の出力端子は前記イ
クスクル−シブオアゲートのそれぞれの１つの入力に接
続されており、前記第１イクスクル−シブオアゲートの
１つの入力は、前記第１の一連のフリップフロップの７
番目の出力に、および前記第２の一連のフリップフロッ
プの８番目のデーター入力端子に、接続されており、そ
して前記第１のイクスクル−シブオアゲートの第２入力
は、前記第１の一連の６番目のフリップフロップの出力
に、および前記第２の一連のフリップフロップの７番目
の入力に、接続されており、前記第１イクスクル−シブ
オアゲートの出力は、前記第１の一連のフリップフロッ
プの前記１番目のフリップフロップの入力に、および前
記第２の一連の１フリップフロップの前記１番目のフリ
ップフロップの入力に、接続されており、そして前記第
１の一連のフリップフロップから、前記第２の一連のフ
リップフロップを通して、その各々の中で前記ポリノミ
アルの項とデーターが加えられる前記一連のイクスクル
−シブオアゲートまで、ポリノミアルスクランブラー信
号を転送することを制御するために前記２つの一連のフ
リップフロップと結合しているタイミング制御装置と、
を含んでいることを特徴とするスクランブラー回路。
【請求項５】　　ディジタル信号をスクランブルするた
めの回路において、データー信号に加えられるべきディ
ジタルポリノミアルの項を発生するため並列に配置され
た一連のフリップフロップを有しその各フリップフロッ
プは入力端子および出力端子を備え、一連のラッチであ
って各ラッチは入力端子および出力端子を持つラッチと
、一連のイクスクル−シブオアゲートであって、各々は
２つの入力および１つの出力を持つものと、各イクスク
ル−シブオアゲートの１つの入力に結合されている、デ
ーター信号のソースと、そして各ラッチの出力から、前
記イクスクル−シブオアゲート、ここにおいてスクラン
ブラー信号とデーター信号とが互いに加えられる、のそ
れぞれの第２入力までの接続と、を含むことを特徴とす
るスクランブラー回路。