JPS6320932A - パリテイカウンタ - Google Patents
パリテイカウンタInfo
- Publication number
- JPS6320932A JPS6320932A JP61165722A JP16572286A JPS6320932A JP S6320932 A JPS6320932 A JP S6320932A JP 61165722 A JP61165722 A JP 61165722A JP 16572286 A JP16572286 A JP 16572286A JP S6320932 A JPS6320932 A JP S6320932A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- reset pulse
- data
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パリティカウンタにおいて、ＪＫ−フリップフロップを
クリアしない同期式で動作をさせることにより、■マル
チフレーム分の１のデータをカウントしたカウント値の
保持時間を長くして高速動作の可能性を改善したもので
ある。
クリアしない同期式で動作をさせることにより、■マル
チフレーム分の１のデータをカウントしたカウント値の
保持時間を長くして高速動作の可能性を改善したもので
ある。
本発明はパリティカウンタの改良に関するものである。
パリティカウンタはディジタル信号を伝送する際に伝送
された信号に誤りが生じたか否かを検出する為に広く使
用されているが、多重・分離変換装置に使用した場合に
ついて以下に説明する。
された信号に誤りが生じたか否かを検出する為に広く使
用されているが、多重・分離変換装置に使用した場合に
ついて以下に説明する。
第４図は多重・分離変換装置のブロック図例で第４図（
Ｅｌ）は多重変換装置ブロック図例、第４図（ｂ）は３
次群信号のフレームフォーマット例、第４図（Ｃ１は分
離変換装置ブロック図例を示す。
Ｅｌ）は多重変換装置ブロック図例、第４図（ｂ）は３
次群信号のフレームフォーマット例、第４図（Ｃ１は分
離変換装置ブロック図例を示す。
第４図（ａｌにおいて、例えば６．３１２ Ｍｂ／ｓの
２次群信号７ＣＨが多重化装置１で多重化され、マルチ
フレーム先頭ビットパリティビット等の付加ビットが挿
入されて４４．７３６ Ｍｂへの３次群信号に変換され
るが、この一部はパリティカウンタ３に加えられる。こ
こでは、３次群信号中のデータ部分の１の数を１マルチ
フレームずつカウントし、その結果を２次群信号中の所
定の位置に挿入する。尚、パルス発生装置２は必要なタ
イミング信号をパリティカウンタ供給する部分である。
２次群信号７ＣＨが多重化装置１で多重化され、マルチ
フレーム先頭ビットパリティビット等の付加ビットが挿
入されて４４．７３６ Ｍｂへの３次群信号に変換され
るが、この一部はパリティカウンタ３に加えられる。こ
こでは、３次群信号中のデータ部分の１の数を１マルチ
フレームずつカウントし、その結果を２次群信号中の所
定の位置に挿入する。尚、パルス発生装置２は必要なタ
イミング信号をパリティカウンタ供給する部分である。
又、第４図（ｂ）に示す様に１マルチフレームは例えば
７フレームで、ｌフレームは８ブロツク、１ブロツクは
付加ピッｌ−（Ｍ、 Ｇ）から次の付加ビットの１ビツ
ト前までの８５ビツトでそれぞれ構成され、１マルチフ
レームの先頭にマルチフレーム先頭ビットＭが挿入され
る。
７フレームで、ｌフレームは８ブロツク、１ブロツクは
付加ピッｌ−（Ｍ、 Ｇ）から次の付加ビットの１ビツ
ト前までの８５ビツトでそれぞれ構成され、１マルチフ
レームの先頭にマルチフレーム先頭ビットＭが挿入され
る。
次に、第４図（Ｃ１は分離装置４で３次群信号を２次群
信号に戻しているが、一部の３次群信号中のデータの１
を１マルチフレー１、ずつパリティカウンタ７でカウン
トしたカウント値と、この信号中に挿入されたパリティ
ビットをパリティビット検出装置５で検出してパリティ
エラー検出装置６で前記のカウント値と比較して伝送路
で誤りが発生したか否かを監視しているが、パリティカ
ウンタとしてはできるだけ高速まで正常に動作すること
が必要である。
信号に戻しているが、一部の３次群信号中のデータの１
を１マルチフレー１、ずつパリティカウンタ７でカウン
トしたカウント値と、この信号中に挿入されたパリティ
ビットをパリティビット検出装置５で検出してパリティ
エラー検出装置６で前記のカウント値と比較して伝送路
で誤りが発生したか否かを監視しているが、パリティカ
ウンタとしてはできるだけ高速まで正常に動作すること
が必要である。
第５図は従来例の回路図、第６図は第５図のタイムチャ
ートで、第６図中の左側の数字は第５図中の同じ数字の
部分の波形を示す。以下、第６図を参照しながら第５図
の動作を説明する。
ートで、第６図中の左側の数字は第５図中の同じ数字の
部分の波形を示す。以下、第６図を参照しながら第５図
の動作を説明する。
先ず、第５図のパリティカウンタ１０はＤタイプフリッ
プフロップ（以下、 Ｄ−ＦＦと省略する）で構成され
ているが、第６図−■に示す様な入力信号中のマルチフ
レーム先頭ビット門が入力した時にタイミング信号Ｐ−
１，Ｐ−２，Ｐ−３が全て１となる様になっているので
、この時にパリティカウンタ１０はナンド回路９からの
出力でクリアされる（第６図−■〜■参照）。
プフロップ（以下、 Ｄ−ＦＦと省略する）で構成され
ているが、第６図−■に示す様な入力信号中のマルチフ
レーム先頭ビット門が入力した時にタイミング信号Ｐ−
１，Ｐ−２，Ｐ−３が全て１となる様になっているので
、この時にパリティカウンタ１０はナンド回路９からの
出力でクリアされる（第６図−■〜■参照）。
又、タイミング信号Ｐ−３は第６図−■に示す様に付加
ビットＭ、Ｇの位置では１に、他の位置では０になるの
で、一部反転入力付きナンド回路８の出力はＰ−３が１
．又は入力信号中のデータがＯの時は１が、データが１
の時は反転したクロックが出力される（第６図−■参照
）。
ビットＭ、Ｇの位置では１に、他の位置では０になるの
で、一部反転入力付きナンド回路８の出力はＰ−３が１
．又は入力信号中のデータがＯの時は１が、データが１
の時は反転したクロックが出力される（第６図−■参照
）。
そこで、２分周回路を形成しているパリティカウンタ１
０は、第６図−■に示す様に入力するクロックの立上り
、即ち１の数に対応して状態が変化した出力を例えば端
子Ｑより送出するが、上記の様にマルチフレーム先頭ビ
ットｈでパリティカウンタ６はクリアされてＯになるの
で、その前のビット（第６図−■の率印の部分）の状態
が１マルチフレーム中のパリティカウント値となる。
０は、第６図−■に示す様に入力するクロックの立上り
、即ち１の数に対応して状態が変化した出力を例えば端
子Ｑより送出するが、上記の様にマルチフレーム先頭ビ
ットｈでパリティカウンタ６はクリアされてＯになるの
で、その前のビット（第６図−■の率印の部分）の状態
が１マルチフレーム中のパリティカウント値となる。
しかし、この値は上記の様にデータ中に挿入したり、又
は抽出したパリティと比較しなければならないのでラッ
チ回路１１でラッチしなければならない。
は抽出したパリティと比較しなければならないのでラッ
チ回路１１でラッチしなければならない。
ここで、パリティカウンタ１０が１マルチフレームの最
後の１を数えたカウント値は、上記の様にこのカウンタ
がクリアされる前にラッチタイマの立上りでラッチさせ
なければならないが、このカウント値の保持時間が第６
図−■に示す様なりロックの立下りから次のクロックの
立上りまでと短いので、高速動作の際にはラッチできな
い可能性が高くなり、高速まで正常に動作する可能性が
低くなる。
後の１を数えたカウント値は、上記の様にこのカウンタ
がクリアされる前にラッチタイマの立上りでラッチさせ
なければならないが、このカウント値の保持時間が第６
図−■に示す様なりロックの立下りから次のクロックの
立上りまでと短いので、高速動作の際にはラッチできな
い可能性が高くなり、高速まで正常に動作する可能性が
低くなる。
上記の問題点は第１図に示す様に、タイミング信号を用
いて入力信号中のパリティカウント開始直前のビットに
一致したリセットパルスを発生するリセットパルス発生
手段１２と、該タイミング信号を用いて入力信号中に含
まれるデータ部分を抽出するデータ抽出手段１３と、該
リセットパルス発生手段の出力を該データ抽出手段の出
力に挿入するリセットパルス挿入手段Ｉ４と、該リセッ
トパルス挿入手段と該データ抽出手段の出力を用いて該
パリティカウント開始直前のビットの位置で初期 ゛化
されると共に、該入力信号中の１のデータのみをカウン
トするパリティカウント手段１５とから構成された本発
明のパリティカウンタにより解決される。
いて入力信号中のパリティカウント開始直前のビットに
一致したリセットパルスを発生するリセットパルス発生
手段１２と、該タイミング信号を用いて入力信号中に含
まれるデータ部分を抽出するデータ抽出手段１３と、該
リセットパルス発生手段の出力を該データ抽出手段の出
力に挿入するリセットパルス挿入手段Ｉ４と、該リセッ
トパルス挿入手段と該データ抽出手段の出力を用いて該
パリティカウント開始直前のビットの位置で初期 ゛化
されると共に、該入力信号中の１のデータのみをカウン
トするパリティカウント手段１５とから構成された本発
明のパリティカウンタにより解決される。
本発明は入力するタイミング信号を用いてリセットパル
ス発生手段１２で発生したリセットパルスを、データ抽
出手段１３で入力信号から抽出したデータ部分にリセッ
トパルス挿入手段１４で挿入した後、リセットパルスが
挿入されたデータ部分と挿入されないデータ部分とをパ
リティカウント手段１５に加えてデータ部分が１になる
度に次のクロックでカウントアツプさせ、リセットパル
スが入力した時には次のクロックで初期値がセットされ
る様にすることにより、リセットパルスをデータとして
扱い、且つクリアを使用しないのでパリティカウントし
たカウント値の保持時間がクロックの立上り間隔と長く
なり、高速まで正常に動作する可能性が高くなる。
ス発生手段１２で発生したリセットパルスを、データ抽
出手段１３で入力信号から抽出したデータ部分にリセッ
トパルス挿入手段１４で挿入した後、リセットパルスが
挿入されたデータ部分と挿入されないデータ部分とをパ
リティカウント手段１５に加えてデータ部分が１になる
度に次のクロックでカウントアツプさせ、リセットパル
スが入力した時には次のクロックで初期値がセットされ
る様にすることにより、リセットパルスをデータとして
扱い、且つクリアを使用しないのでパリティカウントし
たカウント値の保持時間がクロックの立上り間隔と長く
なり、高速まで正常に動作する可能性が高くなる。
第２図は本発明の実施例の回路図、第３図は第２図のタ
イムチャートで、第３図中の左側の数字は第２図中の同
じ数字の部分の波形を示す。尚、企図を通じて同一符号
は同一対象物で、アンド回路１２°、一部反転入力付き
アンド回路１３′、オア回路１４ ’ 、ＪＫ−フリッ
プフロップ（以下、ＪＫ−ＦＦと省略する）１５９はそ
れぞれリセットパルス発生手段１２、データ抽出手段１
３．リセットパルス挿入手段１４、パリティカウント手
段１５の構成部分を示す。
イムチャートで、第３図中の左側の数字は第２図中の同
じ数字の部分の波形を示す。尚、企図を通じて同一符号
は同一対象物で、アンド回路１２°、一部反転入力付き
アンド回路１３′、オア回路１４ ’ 、ＪＫ−フリッ
プフロップ（以下、ＪＫ−ＦＦと省略する）１５９はそ
れぞれリセットパルス発生手段１２、データ抽出手段１
３．リセットパルス挿入手段１４、パリティカウント手
段１５の構成部分を示す。
以下、第３図を参照して第２図の動作を説明する。
先ず、アンド回路１２°で入力するタイミング（ε号Ｐ
−１，Ｐ−２，Ｐ−３からリセットパルスを取出してオ
ア回路１４゛に加える（第３図−〇〜■参照）。
−１，Ｐ−２，Ｐ−３からリセットパルスを取出してオ
ア回路１４゛に加える（第３図−〇〜■参照）。
又、一部反転入力付きアンド回路１３’でタイミング信
号Ｐ−３を用いて第３図−■に示す様な入力信号からデ
ータ部分のみを抽出し、オア回路１４“とＪＫ−ＦＦ
１５ ”の端子Ｋに加える（第３図−■参照）、そこで
、オア回路１４°でデータ部分中のパリティカウント開
始直前のビットＨの位置にリセットパルス（第３図−■
中の＊印の部分）を挿入してＪＫ−ＦＦ １５ ’の端
子Ｊに加えるので、端子Ｑから第３図−■に示す様な出
力が得られる（第３図−■参照）。即ち、点線ａの時は
Ｊ端子、に端子に１．１が加えられるが９次のクロック
の立上りで前の状態の反転した出力ｌが、点線すの時は
更に反転してＯが、点線Ｃの時（リセット）は１゜０だ
から１が、点線ｄの時は反転してＯが・・・端子Ｑから
出力される（第３図−■、■参照）。
号Ｐ−３を用いて第３図−■に示す様な入力信号からデ
ータ部分のみを抽出し、オア回路１４“とＪＫ−ＦＦ
１５ ”の端子Ｋに加える（第３図−■参照）、そこで
、オア回路１４°でデータ部分中のパリティカウント開
始直前のビットＨの位置にリセットパルス（第３図−■
中の＊印の部分）を挿入してＪＫ−ＦＦ １５ ’の端
子Ｊに加えるので、端子Ｑから第３図−■に示す様な出
力が得られる（第３図−■参照）。即ち、点線ａの時は
Ｊ端子、に端子に１．１が加えられるが９次のクロック
の立上りで前の状態の反転した出力ｌが、点線すの時は
更に反転してＯが、点線Ｃの時（リセット）は１゜０だ
から１が、点線ｄの時は反転してＯが・・・端子Ｑから
出力される（第３図−■、■参照）。
ここで、点線Ｃは１マルチフレームの先頭だから３点線
すの部分が前のマルチフレームのパリティカウント値と
なり、これを従来例と同じくラッチ回路（図示せず）で
ラッチればよいが、データ保持時間としてクロックの立
上りから次のクロックの立−ヒリまでとなり従来よりも
長くなるので、高速まで正常に動作する可能性が高くな
る。
すの部分が前のマルチフレームのパリティカウント値と
なり、これを従来例と同じくラッチ回路（図示せず）で
ラッチればよいが、データ保持時間としてクロックの立
上りから次のクロックの立−ヒリまでとなり従来よりも
長くなるので、高速まで正常に動作する可能性が高くな
る。
以上詳細に説明した様に本発明によれば高速まで正常に
動作する可能性が高（なると云う効果がある。
動作する可能性が高（なると云う効果がある。
第１図は本発明の原理ブロッダ図、
第２図は本発明の実施例の回路図、
第５図は従来例の回路図、
第６図は第５歯のタイムチャートを示す。
図において、
１２はリセットパルス発生手段、
１３はデータ抽出手段、
１４はリセットパルス挿入手段、
１５はパリティカウント手段を示す。
小ぐち朗の原理フ゛ロツ２区
茅 １ 図
小発明の実濾４り°Ｊの目ｙを口
手 ２ 閃
汐↑・４縛１１友中柊牧ｌのプロ７７ばト町茅 ４ 区
Claims (1)
- 【特許請求の範囲】 タイミング信号を用いて入力信号中のパリテイカウント
開始直前のビットに一致したリセットパルスを発生する
リセットパルス発生手段（１２）と、該タイミング信号
を用いて入力信号中に含まれるデータ部分を抽出するデ
ータ抽出手段（１３）と、該リセットパルス発生手段の
出力を該データ抽出手段の出力に挿入するリセットパル
ス挿入手段（１４）と、 該リセットパルス挿入手段と該データ抽出手段の出力を
用いて該パリテイカウント開始直前のビットの位置で初
期化されると共に、該入力信号中の１のデータのみをカ
ウントするパリテイカウント手段（１５）とから構成さ
れたことを特徴とするパリテイカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165722A JPS6320932A (ja) | 1986-07-15 | 1986-07-15 | パリテイカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165722A JPS6320932A (ja) | 1986-07-15 | 1986-07-15 | パリテイカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320932A true JPS6320932A (ja) | 1988-01-28 |
Family
ID=15817826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165722A Pending JPS6320932A (ja) | 1986-07-15 | 1986-07-15 | パリテイカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6320932A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188834A (ja) * | 1989-01-18 | 1990-07-24 | Fujitsu Ltd | パリティ計数回路 |
| JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
| JPH06229948A (ja) * | 1991-08-09 | 1994-08-19 | Chugoku Boshoku Kogyo Kenkyu Chushin | デジタルイメージ処理による織物のたて、よこ浮き糸の特徴を識別する方法 |
-
1986
- 1986-07-15 JP JP61165722A patent/JPS6320932A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188834A (ja) * | 1989-01-18 | 1990-07-24 | Fujitsu Ltd | パリティ計数回路 |
| JPH0392016A (ja) * | 1989-09-05 | 1991-04-17 | Nec Corp | パリティ回路 |
| JPH06229948A (ja) * | 1991-08-09 | 1994-08-19 | Chugoku Boshoku Kogyo Kenkyu Chushin | デジタルイメージ処理による織物のたて、よこ浮き糸の特徴を識別する方法 |
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