JPH04271094A - 内容によってアドレスするメモリ - Google Patents

内容によってアドレスするメモリ

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JPH04271094A
JPH04271094A JP3154966A JP15496691A JPH04271094A JP H04271094 A JPH04271094 A JP H04271094A JP 3154966 A JP3154966 A JP 3154966A JP 15496691 A JP15496691 A JP 15496691A JP H04271094 A JPH04271094 A JP H04271094A
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JP3154966A
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Ron Edgar
ロン　エドガー
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F16/90—Details of database functions independent of the retrieved data types
    • G06F16/903—Querying
    • G06F16/90335—Query processing
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  • Time-Division Multiplex Systems (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、内容によってアドレス
するメモリに係り、より詳細には、このようなメモリの
ための新規で且つ改良されたハードウエアモデルに係る
。
【０００２】
【従来の技術】これまで、コンピュータシステムにおい
ては、アドレスによって独特に識別されるメモリシステ
ム内の特定の位置にデータエンティティが電子的に記憶
され、そしてそこからフェッチされる。このようなアド
レスをベースとするシステムにおいては、データに対応
するアドレスをメモリシステムに入力し、メモリシステ
ムではこのアドレス情報を用いてデータを探索して出力
することにより、データのアクセスが行われる。
【０００３】内容によってアドレスするメモリとは、関
連アドレスではなくてその内容に基づいてデータを記憶
及び検索するメモリシステムをいう。メモリは、関連性
のないデータを含む連続する一連の独特に識別された位
置として見られるのではなく、それが含んでいる情報を
表すものとして見られる。内容によってアドレスするメ
モリは、例えば、設定連想キャッシュに用いられる。
【０００４】内容によってアドレスするメモリの１つの
特定の用途は、密度の希薄なマトリクスを確認すること
であり、即ち非常に多数の考えられる入力データエンテ
ィティから予め選択された小さな組のデータエンティテ
ィを確認することである。
【０００５】例えば、４８ビットアドレスを用いてネッ
トワーク上のコンポーネントを独特に識別しそしてアド
レスするコンピュータネットワークでは、ネットワーク
のコンポーネントを接続しているアドレスバス上に、２
４８個の考えられる異なったアドレスの１つが現れる。 例えば、６４個のコンポーネントをバスに相互接続して
いるネットワークのノードは、これらコンポーネントの
１つがいつアドレスされるかを確認できねばならず、即
ち２４８個の考えられるアドレスから１組の６４個の特
定のアドレスを確認できねばならない。
【０００６】内容によってアドレスするソフトウエアメ
モリは、ハッシングアルゴリズムを用いることによって
実現でき、このアルゴリズムは、例えば、ソフトウエア
を用いて入力データエンティティを処理し、それが注目
すべきものであるかどうかを判断する。多くの場合、ソ
フトウエアモデルは所望されない。というのは、一般に
、ハードウエアモデルよりも動作が低速だからである。
【０００７】現状の技術では、内容によってアドレスす
るハードウエアメモリは、典型的に、記憶テーブルデー
タ入力のシステムを備えており、これは、メモリシステ
ムに入力されるデータエンティティの内容と比較される
。これらのテーブル入力は、ルックアップテーブルに記
憶され、メモリシステムに入力されるデータエンティテ
ィと各々比較される。入力データエンティティがテーブ
ル入力としてルックアップテーブルに存在する場合には
、それが一致信号によって指示される。
【０００８】このようなシステムの一例は、各テーブル
入力ごとにレジスタが設けられていて、１テーブル入力
を記憶するようなシステムである。各レジスタは、比較
器に接続される。又、各比較器はバスに接続され、この
バスを経てデータエンティティが内容によってアドレス
するメモリに入力されて、比較される。比較器は、その
対応するレジスタに記憶された特定のテーブル入力のデ
ータを、内容によってアドレスするメモリに入力された
データエンティティと比較するように作動する。レジス
タに含まれたテーブル入力のデータが入力データエンテ
ィティに一致する場合には、その特定レジスタに対応す
る比較器が一致信号を出力し、入力データエンティティ
が内容によってアドレスするメモリ内にあることを指示
する。メモリシステム内の全ての比較器は、データエン
ティティ入力バスに対し互いに並列に配置され、従って
、入力データエンティティを同時に受け取る。
【０００９】
【発明が解決しようとする課題】このようなシステムは
、４８ビットデータエンティティのような大入力データ
エンティティで使用したときには動作速度が比較的低速
である。というのは、多数のビットを比較するのに比較
的時間がかかるからである。低速であるのに加えて、こ
のようなシステムは、ある用途においては、多数の比較
器を使用しなければならないので、非常にやっかいなも
のとなる。
【００１０】そこで、密度の希薄なマトリクスを迅速に
且つ正確に識別することのできる内容によってアドレス
するハードウエアメモリが一般的に要望されている。
【００１１】
【課題を解決するための手段】本発明は、高速で非常に
信頼性の高い内容アドレスメモリを提供する。一般に、
本発明は、内容の実体もしくは意味に基づいて内容を検
索することのできるＲＡＭメモリを提供する。このＲＡ
Ｍは、初期化の際に、ルックアップテーブルとして構成
され、このルックアップテーブルは、このＲＡＭにアド
レスとして入力されるべき入力データエンティティに対
して一致があるかどうかを指示する一致情報を構成する
データ入力を含む。データ入力は、それを含んでいるデ
ータ記憶位置をアドレスすることによってフェッチされ
る。ＲＡＭは、入力データエンティティと入力の内容と
の対応、即ち一致が存在するかどうかを指示するデータ
入力を出力する。従って、ＲＡＭのメモリに記憶された
情報は、アドレスとして用いられる入力データエンティ
ティと意味的に関連され、そこに含まれた情報がアクセ
スされる。
【００１２】１つの特定の実施例においては、独特の入
力データエンティティがＲＡＭのアドレスとして用いら
れ、１ビット幅のデータ入力を含むＲＡＭ内の独特の１
ビット幅データ記憶位置がアクセスされる。各１ビット
データ位置の状態は、ＲＡＭアドレスとして使用される
入力データエンティティに対して一致が存在するかどう
か、即ち入力データエンティティが密度の希薄なマトリ
クス内で確認されるべきデータエンティティであるかど
うかを指示する“１”又は“０”として初期化される。 従って、ＲＡＭ出力は、入力データエンティティと、メ
モリに含まれた１ビット幅のデータ入力との間の対応を
指示する一致情報を構成する。
【００１３】幅の広い入力データエンティティ、例えば
、４８ビット幅の入力データエンティティの必要性が生
じたときには、本発明によって使用しなければならない
ＲＡＭのサイズが扱い難いものとなるか、又は物理的に
実現できないものとなる。従って、本発明の特徴によれ
ば、大きなデータエンティティを確認すべきときには、
内容によってアドレスするメモリの機能ＲＡＭが、例え
ば、ｎ個の比較的小さなＲＡＭを並列に接続したものを
用いて効果的に実現できる。
【００１４】本発明のこの実施例の特徴によれば、入力
データエンティティはｎ個のスライスに仕切られ、ｎ個
のスライスの各々は、ｎ個の小さなＲＡＭの特定の１つ
に対するアドレスを表す。例えば、４８ビットの入力デ
ータエンティティは６バイトにスライスすることができ
、その各バイトを用いて６個のＲＡＭの１つがアドレス
される。各スライスによってアドレスされた各データ記
憶位置には、アドレスされたときにＲＡＭが出力するデ
ータ入力がある。このデータ入力は、入力データエンテ
ィティの対応するスライスに対して一致が存在するかど
うかを指示する一致情報を構成する。全てのＲＡＭ出力
は、論理積がとられて、６個のＲＡＭに対する複合一致
情報が形成される。
【００１５】従って、例えば、１つのデータエンティテ
ィを確認すべき場合に、６個のＲＡＭが使用され、各Ｒ
ＡＭの出力は、一致が生じたことを指示して一致を示す
信号を出力しなければならず、即ち、確認されるべきデ
ータエンティティである入力データエンティティの各ス
ライスが一致していなければならない。
【００１６】この特定の実施例において、密度の希薄な
マトリクス内で確認されるべき小さな予め選択された組
のデータエンティティの中に２つ以上のデータエンティ
ティがある場合には、偽の肯定一致を回避するように上
記実施例を変形しなければならない。これらの偽の肯定
一致は、各ＲＡＭからの１ビット出力がどのデータエン
ティティが各特定スライスに対して一致されるかを指示
しないために生じることがある。
【００１７】例えば、第１のＲＡＭへ入力される２スラ
イスの入力データエンティティの第１スライス、例えば
、Ａは、確認されるべき１データエンティティの第１バ
イト、例えば、ＡＢに対応し、一方、第２ＲＡＭへ入力
される第２スライス、例えば、Ｃは、確認されるべき別
のデータエンティティの第２バイト、例えば、ＢＣに対
応する。しかし、一致情報は、たとえ第１及び第２スラ
イスが確認されるべき別々のデータエンティティに対応
して、確認されない付加的なデータエンティティ即ちＡ
Ｃを形成しても、第１及び第２ＲＡＭの各々から出力さ
れる。各ＲＡＭからの一致情報の論理積がとられたとき
には、この場合の各出力は論理１となるから、例えば、
アンドゲートからの出力は、実際に１が存在しないとき
に一致を指示する。
【００１８】上記実施例の場合と同様にデータエンティ
ティがスライスに分割されたとき、及び２つ以上のデー
タエンティティが確認されるべき場合には、各スライス
のルックアップの整合をとって、各ＲＡＭに一致が生じ
たときだけ論理積が一致を指示するようにし、そして特
定の組のスライスに対応する一致情報が特定のデータエ
ンティティに対応するようにすることが必要である。
【００１９】このために、本発明は、各データ記憶位置
が、少なくとも、密度の希薄なマトリクス内で確認され
るべき各データエンティティを独特に識別するのに必要
な程度のビット幅となるように、データ記憶位置の幅を
増加することにより、２つ以上のデータエンティティを
確認できるようにする。
【００２０】好ましい実施例においては、各データ記憶
位置に、確認されるべき各データエンティティに対応す
る１ビットがある。多ビット出力は、２つ以上のデータ
エンティティが確認されるべきときにマスク信号の形態
となる。このマスク信号は、入力データエンティティ又
は全入力データエンティティの各対応する確認されたス
ライスに対して論理１を指示する信号で、非一致データ
エンティティに対応するデータ記憶位置を論理０で示す
ことにより入力データエンティティ又は全入力データエ
ンティティの非一致スライスをマスク除去する信号であ
る。従って、確認されるべき特定のデータエンティティ
に対応する特定ビットは、確認されるべき特定のデータ
エンティティによって独特にアドレスされたデータ位置
においてのみ論理１にセットされる。ＲＡＭが初期化さ
れるときには、各データ位置の各ビットが論理０にセッ
トされるが、密度の希薄なマトリクスから確認されるべ
き特定のデータエンティティに対して一致を指示するビ
ットは論理１にセットされる。このような実施例におい
ては、偽の肯定一致が生じない。
【００２１】例えば、２つのスライスＡ及びＣに分割さ
れた入力データエンティティが確認されるべきものでな
いが、第１スライスＡが確認されるべきデータエンティ
ティの第１スライス例えばＡＢに対応し、そして確認さ
れるべきでない入力データエンティティの第２スライス
即ちＣが確認されるべき第２データエンティティの第２
スライス例えばＢＣに対応する場合には、内容によって
アドレスするメモリは、確認されるべきデータエンティ
ティＡＢ及びＢＣを正しく確認するが、確認されるべき
でない入力データエンティティＡＣを誤って確認するこ
とはない。第１スライスＡが第１ＲＡＭにアドレスとし
て入力されるときには、第１ＲＡＭは、確認されるべき
データエンティティＡＢに対応するデータ位置内のデー
タ入力のビットに論理１を出力する。次いで、第２スラ
イスＣが第２ＲＡＭに入力された場合には、第２ＲＡＭ
は、確認されるべき第２データエンティティＢＣに対応
するデータ位置内のデータ入力のビットに論理１を出力
する。しかしながら、第２データエンティティＢＣに対
応するビットは、第１データエンティティＡＢに対応す
るビットとは異なる。従って、第１スライスＡが第２ス
ライスＣと同じ確認されるべきデータエンティティに対
応しない場合には、データエンティティＡＢに対応する
第１ＲＡＭから出力されたマスクの１ビットが論理１と
なり、同じデータエンティティＡＢに対応する第２ＲＡ
Ｍから出力されたマスクの同じ１ビットが論理０となる
。各ＲＡＭからのデータエンティティＡＢに対応する一
致情報の論理積がとられたとき、即ちデータエンティテ
ィＡＢに対応するビットに基づいて第１ＲＡＭから出力
された論理１と、データエンティティＡＢに対応するビ
ットに基づいて第２ＲＡＭから出力された論理０との論
理積がとられたときには、その結果が論理０となる。 従って、アンドゲートからの複合一致情報出力は、デー
タエンティティＡＢに対応するビットにおいて一致を指
示しない。同様に、データエンティティＢＣに対応して
第１ＲＡＭから出力されたマスクの１ビットは論理０と
なり、同じデータエンティティＢＣに対応して第２ＲＡ
Ｍから出力されたマスクの同じ１ビットは論理１となる
。データエンティティＢＣに対応して各ＲＡＭから出力
された一致情報、即ち第１ＲＡＭからの論理０と第２Ｒ
ＡＭからの論理１との論理積がとられると（その各々は
ＢＣに対応するビットに対して出力される）、その結果
は論理０となる。従って、アンドゲートから出力される
複合一致情報はデータエンティティＢＣに対応するビッ
トにおいて一致を指示しない。これにより、スライスＡ
及びＣの入力は、偽の一致出力を生じない。
【００２２】内容によってアドレスするメモリが、例え
ば、１組の２４８個の考えられる入力データエンティテ
ィから６４個の別々の４８ビットデータエンティティを
確認するためには、各々のデータ位置における各データ
入力が６４ビット幅となる。各ＲＡＭの各データ位置の
各データ入力は、データエンティティの６個のスライス
の予め選択された１つに対応するとともに、そのスライ
スに対する２８　個の考えられる数の１つに対応する。 各データ位置におけるビットの各１つは、確認されるべ
き特定のデータエンティティに対応する。
【００２３】ここに示す実施例においては、論理積をと
る論理装置は、６４個の６入力アンドゲートのアレイを
備えている。従って、ＲＡＭの６４ビット出力の各特定
のビットは、６入力アンドゲートの特定の１つの１入力
に接続され、そのアンドゲートの各入力は６個のＲＡＭ
に対応する。
【００２４】別の実施例においては、機能的なＲＡＭが
物理的に分割されるのではなくて時分割される。このよ
うな実施例は、１つのＲＡＭしか必要としないことによ
り領域（ｒｅａｌ　ｅｓｔａｔｅ）　を節約する。
【００２５】例えば、内容によってアドレスするメモリ
は１つのＲＡＭを構成し、入力データエンティティの各
スライスは、特定のスライスに対応するＲＡＭメモリの
予め選択されたセグメントを直列にアクセスする。例え
ば、入力データエンティティが４８ビット幅である場合
には、２ＫのＲＡＭメモリが論理的に６個のセグメント
に分割される。各セグメントは、４８ビット入力デタエ
ンティティの６バイトの１つに対応し、そして各セグメ
ントは、入力データエンティティの１バイト幅のスライ
スによって独特にアドレスされる２５６個のデータ位置
を有している。各々の１バイト幅のスライスは、２５６
個の考えられる２進数の変化を有している。ＲＡＭ内の
各データ位置は、例えば、６４ビットのデータ入力を含
んでおり、各ビットは、確認されるべき６４個のデータ
エンティティの１つに対応する。各ビットは、確認され
るべき６４個のデタエンティティの１つに独特に関連し
ている。データ位置のビットは、データ入力をアドレス
する特定のスライスが確認されるべきデータエンティテ
ィの対応スライスに一致する場合には、論理１にセット
される。論理１を示すデータ入力の特定ビットは、特定
のスライスが確認されるべき特定のデータ入力エンティ
ティの特定の部分に一致したことを指示する。データ入
力は、対応するデータ位置をアドレスするスライスを有
するデータエンティティと同数の論理１をもったマスク
信号を構成する。各データ入力は、ＲＡＭへのスライス
入力に対応しないデータエンティティをマスク除去する
論理０を有する。
【００２６】ＲＡＭのセグメントは、入力データエンテ
ィティの対応するスライスにより、一連のクロックサイ
クルを通して直列にアドレスされる。アドレスされたセ
グメントの位置にあるデータ入力は、確認されるべきデ
ータエンティティに対応するビットを論理１にセットす
ることにより特定スライスに対して一致が生じたかどう
かを指示する一致情報を発生する。各ＲＡＭ出力は、例
えば、６４ビット幅のマスク信号を構成し、マスク信号
の各ビットは確認されるべき６４個のデータエンティテ
ィの１つに対応する。
【００２７】マスク信号は、ＲＡＭから論理装置を経て
直列に出力される。論理装置は、入力データエンティテ
ィのスライスによってフェッチされた各データ入力に対
し１サイクル当たりに１度順次に論理積をとり、これは
、サイクル０中に出力される第１スライスに対応するデ
ータ入力を取り上げ、これと、サイクル１中に出力され
る第２スライスに対応するデータ入力との論理積をとる
ことによって行われ、これにより、論理積信号が発生さ
れる。次いで、サイクル２中に出力される第３スライス
に対応するデータ入力が上記論理積信号と論理積がとら
れ、新たな論理積信号が形成される。次いで、この信号
が第４スライスに対応するデータ入力と論理積がとられ
、というようにして、データエンティティのスライスに
よってアドレスされた全てのデータ入力の論理積がとら
れるまで行われる。従って、最終サイクルにおいては、
最終的に論理積がとられた信号が入力データエンティテ
ィのスライスによってフェッチされた全ての一致信号の
累積的な論理積を表す。
【００２８】６サイクルのクロック周期、即ちサイクル
０─５中には、１サイクルに１つづつ、入力データエン
ティティの各スライスごとにマスク信号が直列にアクセ
スされるが、この周期中に、論理装置は全てのデータエ
ンティティ、即ち全てのマスク信号の論理積を効果的に
とる。従って、ＲＡＭが６個のセグメントに分割される
場合には、各マスク信号の確認されるべきデータエンテ
ィティに対応する６ビット全部が１サイクル当たり１つ
づつ一致するときに、確認されるべき入力データエンテ
ィティに対して一致が生じる。
【００２９】ＲＡＭの出力は、ＲＡＭの繰り返しの出力
を繰り返させるフィードバックループを備えたアンド論
理装置に接続される。この論理装置は、入力データエン
ティティの各スライスに対して一致が生じる場合に特定
のビットに対して一致を指示する信号のみを出力する。 上記実施例は、入力データエンティティのスライスと同
数のサイクルだけ繰り返される。
【００３０】
【実施例】図１には、コンピュータネットワーク１００
が示されている。このネットワーク１００のノード１０
２にはバス１０１が接続される。各ノード１０２におい
ては、第２のバス１０４がバス１０１をアドレス確認装
置１０３に接続しており、これについては図２ないし５
に詳細に示されている。アドレス確認装置１０３は、本
発明による内容によってアドレスするメモリを備えてい
る。アドレス確認装置１０３の出力１０５は、バス１０
７により制御装置１０６に接続されており、バス１０７
は、バス１０１に現れ得る考えられる全てのアドレスの
中から確認されるべきデータエンティティと同数のビッ
トを有している。又、第２バス１０４は制御装置１０６
に直結されている。制御装置１０６は、例えば、６４個
のコンポーネントである複数のコンポーネント１０８に
接続されている。制御装置１０６は、バス１０１を経て
送られる独特の４８ビットアドレスであって特定のコン
ポーネント１０８を識別するアドレスに基づいて、メッ
セージを受信するための特定のコンポーネント１０８を
識別する。バス１０１及び第２バス１０４は、例えば、
４８ビットアドレスを一度に１ビットづつ各アドレス確
認装置１０３へ送信する直列ラインバスである。
【００３１】バス１０１は、１つのノード１０２の１つ
のコンポーネント１０８から別のノード１０２の別のコ
ンポーネント１０８へメッセージを送信するのに用いら
れる。メッセージを受信するためのコンポーネントを独
特に識別するアドレスを構成するデータエンティティは
、例えば、メッセージのヘッダとして送信される。各ノ
ード１０２においては、メッセージのアドレスヘッダを
構成する入力データエンティティは、第２バス１０４を
経てアドレス確認装置１０３へ送信される。各アドレス
確認装置１０３は、例えば、コンピュータシステムに６
４個のコンポーネントがあるときに６４個の独特のアド
レスのいずれか１つを、バス１０１を経て送信できる４
８ビット入力データエンティティの２４８個の考えられ
る組み合わせの中から自動的に確認し、即ち密度の希薄
なマトリクスを確認するように動作する。密度の希薄な
マトリクスから確認されるべき６４個のアドレス又はデ
ータエンティティは、アドレス確認装置１０３に接続さ
れたコンポーネント１０８に対応する。アドレス確認装
置１０３は、確認されるべきデータエンティティと同じ
ビット幅のマスク信号を発生するために４８ビットの入
力データエンティティを処理する。マスク信号は、対応
する制御装置１０６に送られる。マスク信号の各ビット
は、コンピュータシステムの１つのコンポーネントに対
応する。コンピュータシステムのコンポーネントがアド
レスされると、論理１として現れる一致情報が６４ビッ
トマスク信号の対応ビットに対して送信される。制御装
置１０６は、マスク信号のセットビットに対応するコン
ピュータシステム１０８のコンポーネントであって、バ
ス１０１を経てメッセージを受信すべきコンポーネント
と通信する。次いで、バス１０４に接続された制御装置
１０６は、メッセージを受信し、そしてそのメッセージ
をバス１０４からコンピュータシステム１０８の選択さ
れてアドレスされたコンポーネントへ送信する。
【００３２】図２には、本発明のアドレス確認ユニット
１０３の実施例が示されている。ｎビット入力データエ
ンティティは、レジスタ１０９に接続されたバス１０４
を経て送信される。ｎビット入力データエンティティは
レジスタ１０９にロードされる。レジスタ１０９は、ｎ
ビットバス２１０によってＲＡＭ２２０に接続される。 ＲＡＭ２２０は、２ｎ　個のアドレス位置を含んでおり
、各位置は一致情報を構成するプリセットデータ入力を
含み、又、各位置は所定の幅のものである。ＲＡＭ２２
０の出力はデータバス１０７に接続され、このバスは対
応するノード１０２（図１）の各制御装置１０６と通信
する。
【００３３】ｎビット入力データエンティティはアドレ
スとして使用され、これは、アドレスとして使用される
このｎビット入力データエンティティにより独特に定め
られるＲＡＭ２２０内のデータ記憶位置にあるデータ入
力をアクセスするように入力される。例えば、各データ
位置が１ビット幅である場合には、各１ビット幅のデー
タ位置は、論理１又は論理０である１ビットデータ入力
を含むように初期化される。論理１は、入力データエン
ティティで一致が生じたことを指示し、即ち入力データ
エンティティはノード１０２にあるコンポーネント１０
８の特定の１つに対応し、従って、確認されるべきデー
タエンティティである。論理０は一致が生じないことを
指示する。
【００３４】確認されるべきデータエンティティが２つ
以上ある場合、例えば、ノード１０２の６４個の異なっ
たコンポーネント１０８の各１つが独特のアドレスを有
していて且つ各データ位置の各データ入力が１ビット幅
しかない場合には、ＲＡＭ２２０の出力は、どの特定デ
タエンティティが確認されたかを指示しないが、論理１
の存在により一致が生じたかどうかが正しく指示される
。
【００３５】どのデータエンティティが確認されたかを
指示することが所望される場合には、各データ入力、ひ
いては、ＲＡＭ２２０内の各データ位置を、確認される
べきデータエンティティと同程度のビット幅にすること
により達成される。従って、ｘ個のデータエンティティ
を確認すべき場合には、データ入力がｘビット幅となる
。
【００３６】ＲＡＭは、確認されるべき特定のデータエ
ンティティに対応するｘビットデータ記憶位置の特定ビ
ットが、確認されるべき特定のデータエンティティによ
って独特にアドレスされたデータ位置において論理１に
セットされるように初期化される。
【００３７】ＲＡＭ２２０の出力に接続されたデータバ
ス１０７はｘビット幅のマスク信号を出力し、このマス
ク信号の各ビットは、確認されるべきｘ個のデータエン
ティティの１つに対応していて、制御装置１０６がノー
ド１０２のどのコンポーネント１０８がアドレスされて
いるかを確認できるようになっている。
【００３８】図１の例において、ｎビット入力データエ
ンティティは、４８ビットアドレスである。図２の実施
例は、入力データエンティティにおけるビット数ｎが小
さくて、例えば、８ビットであるときに実現できる。こ
の実施例は、入力データエンティティの幅が例えば４８
ビットに増加して、ＲＡＭとして物理的に禁止的なサイ
ズである２４８個の位置をもつＲＡＭを必要とするよう
になったときには、実現し難いものとなる。
【００３９】図３には、本発明のアドレス確認ユニット
の第２の実施例が示されている。４８ビットの入力デー
タエンティティがバス１０４を経て送信される。バス１
０４はレジスタ１０９に接続される。この４８ビットの
入力データエンティティはバス１０４を経てレジスタ１
０９にロードされ、一度に１ビットづつレジスタ１０９
に直列にロードされる。レジスタ１０９は４８ビットバ
ス１１０に接続され、このバスは６本の８ビットバス３
１０にスライスされる。８ビットバス３１０の各々は２
５６個の位置を有するＲＡＭ３２０に接続され、各位置
は、確認されるべき即ち入力データエンティティに一致
されるべきデータエンティティｘの数と同じビット幅の
データ入力を含む。図１の例においては、確認されるべ
きデータエンティティが６４個あり、従ってｘ＝６４で
ある。各ＲＡＭ３２０の出力は、データ位置におけるビ
ットと同数の６入力アンドゲート３２４を構成する論理
装置３２４に接続される。各アンドゲート３２４の出力
はバス１０７に接続され、バス１０７はノード１０２の
制御装置１０６に接続される。
【００４０】４８ビット入力データエンティティは４８
ビットバス１０４を経て送信され、レジスタ１０９にロ
ードされる。４８ビット入力エンティティは４８ビット
バス１１０に出力され、このバスは６個の８ビットスラ
イス（１バイト）にスライスされ、これらは各々対応す
る８ビットバス３１０を経て対応するＲＡＭ３２０に送
信される。各スライスは対応するＲＡＭ３２０のデータ
位置にある対応するデータ入力をアクセスする。
【００４１】データ入力の各ビットは、確認されるべき
特定のデータ入力に対応する。６個のＲＡＭは次のよう
に初期化される。各ＲＡＭの各データ記憶位置において
、一致情報を構成するデータ入力であって確認されるべ
き特定のデータエンティティのスライスに対応するデー
タ入力は、確認されるべきデータエンティティが対応す
るビットに論理１を有する。入力データエンティティの
特定のスライスがコンピュータシステム上の２つ以上の
コンポーネントに対応すべき場合には、そのスライスに
よって独特にアドレスされるデータ入力が、そのスライ
スによってアドレスされるべき各々の対応するコンポー
ネントに対し論理１にセットされたビットを有する。 その他のビットは論理０にセットされる。
【００４２】確認されるべき特定のデータエンティティ
に対応する各特定のビットは、それに対応する６入力ア
ンドゲート３２４に送信され、各アンドゲート３２４は
各ＲＡＭ３２０からのデータを受け取り、即ち確認され
るべき特定のデータエンティティに対応する各データ入
力を受け取る。図３において、アンドゲートは、図示簡
単化のために単一アンドゲート論理装置３２４として表
されている。このアンドゲート論理装置３２４は、この
例では、６４個のアンドゲートを含むことを理解された
い。
【００４３】図４には、図３のＲＡＭ３２０及び論理装
置が詳細に示されている。各ＲＡＭ出力の第１ビットは
第１アンドゲート４０１に接続され、この第１アンドゲ
ート４０１の出力はバス１０７の第１ビットである。各
ＲＡＭ出力の第２ビットは第２アンドゲート４０２に接
続され、この第２アンドゲート４０２の出力はバス１０
７の第２ビットであり、等々となっている。各ＲＡＭ３
２０の出力のｘ番目のビットはｘ番目のアンドゲート４
６４に接続され、このｘ番目のアンドゲートの出力はバ
ス１０７のｘ番目のビットである。
【００４４】各アンドゲート３２４の出力は、入力デー
タエンティティの入力に応答して各ＲＡＭから出力され
検索されたデータ入力各々の特定ビットの論理積を表し
ており、アドレスされるべき特定のコンポーネント、即
ち確認されるべきデータエンティティに対して一致が生
じたかどうかを指示している。アンドゲート３２４の出
力は、確認されるべきデータエンティティと同数のビッ
ト（この例では、６４）を有するマスク信号を累積的に
形成する。このマスク信号は、バス１０７を経てノード
１０２の制御装置１０６に送信される。入力データエン
ティティが各ノード１０２におけるコンポーネント１０
８の１つのアドレスに対応する場合には、そのコンポー
ネント１０８に対応するマスク信号のビットが論理１と
なり、これは、制御装置１０６によって処理され、バス
１０７を経て指定のコンポーネント１０８へメッセージ
を送信する。
【００４５】図５には、図１のアドレス確認装置１０３
の別の実施例が詳細に示されている。第２バス１０４は
４８ビットレジスタ１０９の入力に接続され、このレジ
スタは、アドレス確認装置１０３によって処理するため
に４８ビット入力データエンティティを一時的に記憶す
る。レジスタ１０９の出力は４８ビットバス１１０に接
続され、このバスは６本の８ビットバス１１２に分割さ
れ、各８ビットバス１１２は入力データエンティティの
１バイトに対応し、入力データエンティティのバイトは
０─５と番号付けされる。各々の８ビットバス１１２は
マルチプレクサ１１３の入力に接続される。マルチプレ
クサ１１３の出力は８ビットバス１１４に接続される。 選択ライン制御器１１５は３ビットバス１１６によりマ
ルチプレクサ１１３の選択ライン１１７に接続され、選
択ライン制御器１１５は、アドレス確認装置１０３の１
動作サイクル当たり１信号づつ、データ入力エンティテ
ィの０から５バイトに対応するように２進で０から５ま
でカウントして、一連の３ビット制御信号を発生する。
【００４６】又、選択ライン制御器１１５によって出力
される３ビット制御信号は８ビットバス１１４に連結さ
れ、１１ビットバス１１９を形成する。これは２Ｋ　　
ＲＡＭ１２０のアドレス入力に接続される。この２Ｋ　
　ＲＡＭ１２０は６つの位置区分に分割され、各データ
位置区分は入力データエンティティの特定のスライスに
対応し、２５６個の位置を有している。各データ位置は
、入力データエンティティのスライスの８ビットと、バ
イトのバイト数に対応する制御信号の３ビットとを含む
１１ビットアドレスによって独特に識別される。３ビッ
ト信号はＲＡＭの位置区分を定める。８ビット信号は、
位置区分内のデータ位置を定める。従って、各データ記
憶位置は、３ビット数と連結される８ビット数を含むア
ドレスによって定められる。
【００４７】各データ位置は、ＲＡＭの初期化中にプリ
セットされた２進数より成るデータ入力を含んでいる。 ２Ｋ　　ＲＡＭ１２０は、次のように初期化される。Ｒ
ＡＭ１２０の各６４ビットデータ位置の全てのビットは
最初に論理０にセットされる。各特定のコンポーネント
１０８は６４ビットマスクのビット位置に関連される。 各データ位置は、アドレス０─２５５及び位置；区分を
示す追加の３ビット数によってアクセスされる。４８ビ
ット入力データエンティティの対応するスライスは、各
記憶区分内の特定のデータ記憶位置を指示する。１１ビ
ット数によって指示された各データ記憶位置に、一致情
報を構成するデータ入力が記憶される。確認されるべき
少なくとも１つの特定のデータエンティティのバイトに
対応するデータ入力は、確認されるべきデータエンティ
ティに対応するビットに論理１を有する。従って、特定
のコンポーネントに対応する確認されるべきデータエン
ティティのバイトは、確認されるべきデータエンティテ
ィに対応する特定のビットであって論理１に初期化され
ているビットを有するＲＡＭ内のデータ入力をアドレス
する。入力データエンティティの特定のバイトが確認さ
れるべき２つ以上のデータエンティティ、即ちコンピュ
ータシステム上のコンポーネントに対応する場合には、
そのバイトによって独特にアドレスされるデータ入力は
、そのバイトによってアドレスされるべき対応コンポー
ネントの各々に対し論理１にセットされた対応ビットを
有する。
【００４８】マルチプレクサ１１３は、選択ライン１１
７に入力される３ビット制御信号によって決定されたシ
ーケンスにおいて、入力データエンティティの各バイト
を、１サイクルごとに１つづつ、ＲＡＭ１２０に直列に
出力する。
【００４９】各１１ビットアドレスによって識別される
ＲＡＭ１２０の各独特のデータ位置は、６４ビット幅で
ある。６４ビットデータの各々は、各ノード１０２（図
１参照）にある６４個のコンポーネント１０８の１つに
対応する。ＲＡＭ１２０の出力は６４ビットバス１２１
に接続され、そしてこのバスはアンド論理装置１６０に
接続される。
【００５０】アンド論理装置１６０は、６４ビットバス
１２１と、６４個のアンドゲート１２４のアレイと、６
４個のマルチプレクサ１２８とを備えている。バス１２
１の各ビットは、対応するアンドゲート１２４の対応す
る第１入力１２２と、対応する第２マルチプレクサ１２
８の対応する第１入力１２６とに接続される。選択ライ
ン制御器１１５の出力に接続された３ビットバス１１６
は、第２の選択ライン制御器１５１の制御入力１５０に
も接続される。この第２の選択ライン制御器１５１の出
力１５２は選択ライン１２９に接続され、このラインは
第２のマルチプレクサ１２８の各々に接続される。第２
のマルチプレクサ１２８の各々は、第２入力１２７を有
している。第１入力１２６は、６サイクルのクロック周
期、即ちサイクル０−５の中の第１サイクル、即ちサイ
クル０に選択ライン制御器１５１によって選択され、サ
イクル０はデータエンティティのバイト０の送信に対応
する。選択ライン制御器１５１は、６サイクルのクロッ
ク周期の残りのサイクル１−５について第２入力１２７
を選択する。各第２マルチプレクサ１２９の出力１３０
は、第２の６４ビットバス１３１の対応ビットに接続さ
れ、バス１３１は６４ビットレジスタ１３２に接続され
る。この６４ビットレジスタ１３２の出力１３３は、第
３の６４ビットバス１３４と、状態装置１４０の入力と
に接続される。第３の６４ビットバスは第２の６４ビッ
トレジスタ１７０に接続され、この第２の６４ビットレ
ジスタ１７０の出力は第４の６４ビットバス１８０に接
続され、その個々のラインはアンドゲート１２４の第２
入力１２３の対応する１つに各々接続される。アンドゲ
ート１２４の各々は対応する出力１２５を有し、これは
第５の６４ビットバス１３５の対応するラインに接続さ
れ、その各ビットは、対応する第２マルチプレクサ１２
８の第２入力１２７の対応する１つに接続される。
【００５１】３ビットバス１１６はイネーブル装置１５
４の入力１５３に接続される。イネーブル装置１５４の
出力１５５は状態装置１４０のイネーブルポート１３９
に接続される。状態装置１４０の出力１４４は６４ビッ
トバス１０７に接続される。状態装置１４０がイネーブ
ルになると、レジスタ１３２の６４ビット出力が６４ビ
ットバス１０７を経てマスク信号としてノード１０２の
制御器１０６へ送信される。制御器１０６はこの６４ビ
ットマスク信号の情報を利用して、ノード１０２のコン
ポーネント１０８（図１参照）のいずれか１つに対する
メッセージを識別する。
【００５２】３ビットバス１１６の制御信号がバイト０
、即ち第１サイクルに対応するときには、入力データエ
ンティティのバイト０を構成する８ビットがマルチプレ
クサ１１３によって出力され、３ビットの制御信号と連
結され、２Ｋ　　ＲＡＭ１２０への第１の１１ビットア
ドレス入力を形成する。
【００５３】この２Ｋ　　ＲＡＭ１２０は、１１ビット
アドレスにより識別されるデータ位置にある６４ビット
データ入力に対応する６４ビットマスク信号を出力する
ように動作する。マスク信号の各ビットは、６４ビット
バス１２１の対応するラインを経て対応するアンドゲー
ト１２４の対応する第１入力１２２と、対応する第２の
マルチプレクサ１２８の対応する第１入力１２６とに送
信される。
【００５４】各第２マルチプレクサ１２８の第１入力１
２６は、バイト０において、第２の選択ライン制御器１
５０によって選択される。従って、バイト０に対応する
６４ビットマスク信号は６４ビットレジスタ１３２にロ
ードされ、この６４ビットレジスタ１３２から第２の６
４ビットレジスタ１７０へ各ビットが送信される。第２
の６４ビットレジスタ１７０は、アンドゲートを駆動し
、バス１８０を経てアンドゲート１２４の第２入力１２
３の対応する１つへ各ビットを出力するように働く。 次のサイクルであるサイクル１において、第２レジスタ
１７０がサイクル０からのマスクの各ビットを各アンド
ゲート１２４の第２入力１２３の各々に入力する間に、
ＲＡＭ１２０はサイクル１からの６４ビットマスク信号
の各ビットを各アンドゲート１２４の第１入力１２２の
各々に出力する。従って、サイクル０及びサイクル１に
ついて論理１として現れる６４ビットマスク信号の各ビ
ットごとに、対応するアンドゲート１２４が論理１を出
力する。
【００５５】各アンドゲート１２４の出力１２５は、６
４ビットマスク信号の各対応するビットを対応する第２
マルチプレクサ１２８の対応する第２入力１２７へ送信
するフィードバックループを形成する。各第２マルチプ
レクサ１２８の各第２入力１２７は、アドレス確認装置
１０３の動作の残りのサイクル１−５の各々に対して第
２選択ライン制御器１５１によって選択される。従って
、残りのサイクルの各々に対し、手前のサイクルからア
ンドゲート１２４によって出力された６４ビットマスク
信号は、マルチプレクサ１２８、レジスタ１３２及び第
２レジスタ１７０を経てアンドゲート１２４の対応する
第２入力１２３へ入力され、そして次のサイクルにおい
て、ＲＡＭ１２０によりバス１２１に出力された次の６
４ビットマスク信号と比較される。その各ビットは、バ
ス１２１を経てアンドゲート１２４の対応する第１入力
１２２へ入力される。
【００５６】対応するアンドゲート１２４の対応する第
１入力１２２へ入力された６４ビットマスク信号の特定
ビットが論理１を登録しそしてレジスタ１７０により対
応するアンドゲート１２４の対応する第２入力１２３へ
入力された対応ビットが論理１を登録するところまで、
対応するアンドゲート１２４の出力１２５に論理１が現
れ、従って、新たな６４ビットマスク信号が形成される
。この信号は、次のサイクルで比較するために各手前の
サイクルに論理１を登録した６４ビットマスク信号の各
ビットごとに一致を構成するものである。手前のサイク
ルからのマスク信号の６４ビットの各１つに論理０が現
れるや否や、残りの各サイクルにそのビットに対し６４
ビットレジスタ１３２に論理０が送り込まれる。という
のは、アンドゲートに論理０が入力されると、比較され
るビット対として論理１が出力されないからである。 従って、４８ビット入力データエンテイテイの６バイト
全部が特定のコンポーネントに対応する場合には、一致
を指示する一致情報が６個の比較サイクル全体にわたり
そのコンポーネントに対する適当な対応ビットに現れる
。
【００５７】一致信号の最終的な論理積信号より成る最
終マスク信号は、６４ビットレジスタ１３２から状態装
置１４０へ送信される。イネーブル装置は、６つのサイ
クルをカウントする選択ライン制御器１１５によって同
期され、選択ライン制御器１１５の出力１１６はイネー
ブル装置１５４の入力１５３に接続される。状態装置１
４０は、最後のサイクル、即ちサイクル５においてのみ
イネーブル装置１５４によってイネーブルされ、最終的
な６４ビットマスク信号が出力される。この最終的なマ
スクは、６サイクル全部に対する累積的な一致情報を表
し、６４ビットバス１０７に出力される。
【図面の簡単な説明】
【図１】アドレス確認装置として使用するために本発明
の内容によってアドレスするメモリを組み込んだコンピ
ュータネットワークのブロック図である。
【図２】図１のアドレス確認装置の実施例を詳細に示す
図である。
【図３】図１のアドレス確認装置の別の実施例を詳細に
示す図である。
【図４】図３のＲＡＭ及び論理装置の詳細なブロック図
である。
【図５】図１のアドレス確認装置の更に別の実施例を詳
細に示す図である。
【符号の説明】
１００　　コンピュータネットワーク １０１　　バス １０２　　ノード １０３　　アドレス確認装置 １０４　　第２バス １０５　　出力 １０６　　制御装置 １０７　　バス １０８　　コンポーネント １０９　　レジスタ １１３、１２８　　マルチプレクサ １１５　　選択ライン制御器 １２０　　２Ｋ　　ＲＡＭ ２２０　　ＲＡＭ ３２０　　ＲＡＭ ３２４　　アンドゲート ４０１、４０２　　アンドゲート

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】　　複数のデータ記憶位置を備えていて、
    その各々が独特のアドレスを有しているＲＡＭと、上記
    データ記憶位置の各々に記憶されるデータ入力とを具備
    し、該データ入力はデータエンティティの少なくとも一
    部分に対する所定の一致情報を構成し、データエンティ
    ティの各少なくとも一部分は、各々のデータ記憶位置の
    上記独特のアドレスを構成し、上記ＲＡＭは、データエ
    ンティティの少なくとも一部分をＲＡＭへアドレスとし
    て入力するためのアドレスポートを有しており、上記ア
    ドレスはそこに記憶された上記データエンティティをフ
    ェッチし、そして上記ＲＡＭは、データエンティティの
    少なくとも一部分が上記ＲＡＭにアドレスとして入力さ
    れるのに応答して、データエンティティの少なくとも一
    部分に対応する一致情報を出力するための出力を有して
    いることを特徴とする内容によってアドレスするメモリ
    。
  2. 【請求項２】　　上記ＲＡＭは、ｎ個のＲＡＭのアレイ
    より成り、上記データエンティティはセグメント化され
    てスライスとされ、上記ｎはデータエンティティのスラ
    イスの数であり、各々のスライスは、ｎ個のＲＡＭの上
    記アレイの各１つに対するアドレスとして用いられる請
    求項１に記載の内容によってアドレスするメモリ。
  3. 【請求項３】　　上記出力は、上記ｎ個のＲＡＭの各々
    の出力ポートを構成し、各々の上記出力ポートは、ｎ入
    力アンドゲートの各入力に接続され、上記アンドゲート
    の出力は、上記ｎ個のＲＡＭの各々からの論理積一致情
    報の信号を構成する請求項２に記載の内容によってアド
    レスするメモリ。
  4. 【請求項４】　　上記ｎ個のＲＡＭ各々の各データ記憶
    位置に記憶された上記データ入力の各々は、ｘビットの
    データより成り、ｘは一致情報が各データ記憶位置に記
    憶されるところの独特の個々のデータエンティティの数
    に等しく、上記ｘビットの各々は、上記独特の個々のデ
    ータエンティティの各々に対応している請求項２に記載
    の内容によってアドレスするメモリ。
  5. 【請求項５】　　上記ｎ個のＲＡＭの各々は、論理装置
    に接続されたｘビット出力ポートを有し、上記論理装置
    は、上記ｎ個のＲＡＭから出力される所定の対応ビット
    の論理積をとるものであり、上記論理装置によってマス
    ク信号が出力され、このマスク信号は、独特の個々のデ
    ータエンティティに対する一致情報を指示する請求項４
    に記載の内容によってアドレスするメモリ。
  6. 【請求項６】　　上記マスク信号はｘビットマスクを含
    み、このｘビットマスクの各ビットは、個々の独特のデ
    ータエンティティの１つに対応する請求項５に記載の内
    容によってアドレスするメモリ。
  7. 【請求項７】　　上記論理装置は、ｘ個のｎ入力アンド
    ゲートのアレイを備え、上記ｎ個のＲＡＭの各々によっ
    て出力されるｘビットの各々は、上記ｘ個のｎ入力アン
    ドゲートの各々に入力され、上記アンドゲートは、上記
    独特の個々のデータエンティティに対する一致情報を表
    すｘビットマスク信号を累積的に出力する請求項６に記
    載の内容によってアドレスするメモリ。
  8. 【請求項８】　　データエンティティの少なくとも一部
    分の予め選択されたスライスをＲＡＭに直列に入力する
    ように動作するマルチプレクサを更に具備し、上記スラ
    イスの各々は、予め選択された時間サイクルに１スライ
    スづつ、アドレスとして上記ＲＡＭへ直列に入力され、
    上記スライスの各々に対し、予め選択された時間周期に
    １一致情報づつ、一致情報を直列にアクセスする請求項
    １に記載の内容によってアドレスするメモリ。
  9. 【請求項９】　　上記ＲＡＭは一致情報を論理装置に直
    列に出力し、上記論理装置は、データエンティティの少
    なくとも一部分のスライスに対する複合マスク信号を出
    力するように動作する請求項８に記載の内容によってア
    ドレスするメモリ。
  10. 【請求項１０】　　上記論理装置は、各々のスライスに
    対応する上記直列出力された一致情報の直列な累積的な
    論理積をとる手段を備えている請求項９に記載の内容に
    よってアドレスするメモリ。
  11. 【請求項１１】　　複数のデータ記憶位置を備えていて
    、その各々が独特のアドレスを有しているＲＡＭと、上
    記データ記憶位置の各々に記憶されるデータ入力とを具
    備し、該データ入力はデータエンティティの少なくとも
    一部分に対する所定の一致情報を構成し、データエンテ
    ィティの各少なくとも一部分は、各々のデータ記憶位置
    の上記独特のアドレスを構成し、上記ＲＡＭは、データ
    エンティティの少なくとも一部分をＲＡＭへアドレスと
    して入力するためのアドレスポートを有しており、上記
    アドレスはそこに記憶された上記データエンティティを
    フェッチし、上記ＲＡＭは、データエンティティの少な
    くとも一部分が上記ＲＡＭにアドレスとして入力される
    のに応答して、データエンティティの少なくとも一部分
    に対応する一致情報を出力するための出力を有しており
    、そして上記データ入力の各々は上記ＲＡＭの各データ
    記憶位置に記憶されており、上記データ記憶位置は、少
    なくとも、認識されるべきデータエンティティの組の各
    々を独特に識別するに必要な数のデータビットを含むこ
    とを特徴とする内容によってアドレスするメモリ。
  12. 【請求項１２】　　複数のデータ記憶位置を備えていて
    、その各々が独特のアドレスを有しているＲＡＭと、上
    記データ記憶位置の各々に記憶されるデータ入力とを具
    備し、該データ入力はｘビットのデータを構成し、ｘは
    一致されるべき独特の個々のデータエンティティの数で
    あり、各々の上記データエンティティの上記ｘビットの
    各々は、対応する特定のデータエンティティに対する所
    定の一致情報を構成し、データエンティティは、各々の
    上記データ入力を記憶する上記各々のデータ位置の上記
    独特のアドレスを構成し、上記ＲＡＭは、データエンテ
    ィティの少なくとも一部分をＲＡＭへアドレスとして入
    力するためのアドレスポートを有しており、そして上記
    ＲＡＭは、データエンティティの少なくとも一部分が上
    記ＲＡＭにアドレスとして入力されるのに応答して、デ
    ータエンティティの少なくとも一部分に対応する一致情
    報を出力するためのｘビット出力を有していることを特
    徴とする内容によってアドレスするメモリ。
  13. 【請求項１３】　　上記ＲＡＭのアドレスポートに接続
    されたマルチプレクサを更に具備し、上記データエンテ
    ィティはセグメント化されてスライスとなり、上記マル
    チプレクサは、データエンティティの各スライスを、予
    め選択された時間サイクル当たり１スライスづつ、アド
    レスとしてＲＡＭへ直列に入力するように動作して、上
    記スライスの各々に対し、予め選択された時間サイクル
    当たり１一致情報づつ、対応する一致情報を直列にアク
    セスする請求項１２に記載の内容によってアドレスする
    メモリ。
  14. 【請求項１４】　　上記出力はｘビット出力ポートを備
    え、上記ｘビット出力ポートは予め選択された時間サイ
    クル当たりに１つづつ一致情報を論理装置に直列に出力
    し、上記論理装置は、各スライスに対応する一致情報の
    累積的な論理積をとって、ｘビットマスク信号を構成す
    る複合一致情報を出力する請求項１３に記載の内容によ
    ってアドレスするメモリ。
  15. 【請求項１５】　　上記論理装置は、ｘ個のマルチプレ
    クサのアレイを備え、各々のマルチプレクサは、第１入
    力、第２入力及び出力を含み、各々の第１入力は上記Ｒ
    ＡＭの上記ｘビット出力の各ビットに接続され、更に、
    ｘ個のアンドゲートのアレイを備え、各アンドゲートの
    第１入力は、上記ｘ個のマルチプレクサのアレイの各々
    の各出力に接続され、各々の上記アンドゲートの第２入
    力は、上記ＲＡＭの上記ｘビット出力の各ビットに接続
    され、各々の上記アンドゲートの出力は、上記ｘ個のマ
    ルチプレクサのアレイの各々の各第２入力に接続され、
    上記ｘ個のマルチプレクサのアレイの各々の上記第１入
    力は、第１の予め選択された時間サイクルに選択され、
    上記ｘ個のマルチプレクサのアレイの各々の上記第２入
    力は、それに続く各予め選択された時間サイクルに選択
    され、上記第１及びそれに続く予め選択された時間サイ
    クルの各々は、データエンティティの特定スライスの入
    力に対応する請求項１４に記載の内容によってアドレス
    するメモリ。
  16. 【請求項１６】　　複数のデータ記憶位置を備えていて
    、その各々が独特のアドレスを有しているＲＡＭと、上
    記データ記憶位置の各々に記憶されるデータ入力とを具
    備し、該データ入力はデータエンティティの少なくとも
    一部分に対する所定の識別情報を含み、データエンティ
    ティの各少なくとも一部分は、各々のデータ記憶位置の
    上記独特のアドレスを含み、上記ＲＡＭは、データエン
    ティティの少なくとも一部分をＲＡＭへアドレスとして
    入力するためのアドレスポートを有しており、上記アド
    レスはそこに記憶された上記データエンティティをフェ
    ッチし、上記ＲＡＭは、データエンティティの少なくと
    も一部分が上記ＲＡＭにアドレスとして入力されるのに
    応答して、データエンティティの少なくとも一部分に対
    応する識別情報を出力するための出力を有しており、更
    に、データエンティティの各少なくとも一部分は、コン
    ピュータシステムの対応する特定成分に対する独特の識
    別情報を構成することを特徴とする内容によってアドレ
    スするメモリ。
  17. 【請求項１７】　　上記ＲＡＭは、ｎ個のＲＡＭのアレ
    イより成り、上記データエンティティはセグメント化さ
    れてスライスとされ、上記ｎはデータエンティティのス
    ライスの数であり、各々のスライスは、ｎ個のＲＡＭの
    上記アレイの各１つに対するアドレスとして用いられる
    請求項１６に記載の内容によってアドレスするメモリ。
  18. 【請求項１８】　　上記出力は、上記ｎ個のＲＡＭの各
    々の出力ポートを構成し、各々の上記出力ポートは、ｎ
    入力アンドゲートの各入力に接続され、上記アンドゲー
    トの出力は、上記ｎ個のＲＡＭの各々からの論理積され
    た識別情報の信号を構成する請求項１７に記載の内容に
    よってアドレスするメモリ。
  19. 【請求項１９】　　上記ｎ個のＲＡＭ各々の各データ記
    憶位置に記憶された上記データ入力の各々はｘビットの
    データより成り、ｘは識別情報が各データ記憶位置に記
    憶されるところの独特の個々のデータエンティティの数
    に等しく、上記ｘビットの各々は、上記独特の個々のデ
    ータエンティティの各々に対応している請求項１７に記
    載の内容によってアドレスするメモリ。
  20. 【請求項２０】　　上記ｎ個のＲＡＭの各々は、論理装
    置に接続されたｘビット出力ポートを有し、上記論理装
    置は、上記ｎ個のＲＡＭから出力される所定の対応ビッ
    トの論理積をとるものであり、上記論理装置によってマ
    スク信号が出力され、このマスク信号は、独特の個々の
    データエンティティに対する識別情報を指示する請求項
    １９に記載の内容によってアドレスするメモリ。
  21. 【請求項２１】　　上記マスク信号はｘビットマスクを
    含み、このｘビットマスクの各ビットは、個々の独特の
    データエンティティの１つに対応する請求項２０に記載
    の内容によってアドレスするメモリ。
  22. 【請求項２２】　　上記論理装置は、ｘ個のｎ入力アン
    ドゲートのアレイを備え、上記ｎ個のＲＡＭの各々によ
    って出力されるｘビットの各々は、上記ｘ個のｎ入力ア
    ンドゲートの各々に入力され、上記アンドゲートは、上
    記独特の個々のデータエンティティに対する識別情報を
    表すｘビットマスク信号を累積的に出力する請求項２１
    に記載の内容によってアドレスするメモリ。
  23. 【請求項２３】　　データエンティティの少なくとも一
    部分の予め選択されたスライスをＲＡＭに直列に入力す
    るように動作するマルチプレクサを更に具備し、上記ス
    ライスの各々は、予め選択された時間サイクルに１スラ
    イスづつ、アドレスとして上記ＲＡＭへ直列に入力され
    、上記スライスの各々に対し、予め選択された時間周期
    に１識別情報づつ、識別情報を直列にアクセスする請求
    項１６に記載の内容によってアドレスするメモリ。
  24. 【請求項２４】　　上記ＲＡＭは識別情報を論理装置に
    直列に出力し、上記論理装置は、データエンティティの
    少なくとも一部分のスライスに対する複合マスク信号を
    出力するように動作する請求項２３に記載の内容によっ
    てアドレスするメモリ。
  25. 【請求項２５】　　上記論理装置は、各々のスライスに
    対応する上記直列出力された識別情報の直列の累積的な
    論理積をとる手段を備えている請求項２４に記載の内容
    によってアドレスするメモリ。
  26. 【請求項２６】　　複数のデータ記憶位置を備えていて
    、その各々が独特のアドレスを有しているＲＡＭと、上
    記データ記憶位置の各々に記憶されるデータ入力とを具
    備し、該データ入力はｘビットのデータより成り、ｘは
    識別されるべき独特の個々のデータエンティティの数で
    あり、各々の上記データエンティティの上記ｘビットの
    各々は、対応する特定のデータエンティティに対する所
    定の識別情報を構成し、データエンティティは、各々の
    上記データ入力を記憶する上記各々のデータ位置の上記
    独特のアドレスを構成し、上記ＲＡＭは、データエンテ
    ィティの少なくとも一部分をＲＡＭへアドレスとして入
    力するためのアドレスポートを有しており、そして上記
    ＲＡＭは、データエンティティの少なくとも一部分が上
    記ＲＡＭにアドレスとして入力されるのに応答して、デ
    ータエンティティの少なくとも一部分に対応する識別情
    報を出力するためのｘビット出力を有していることを特
    徴とする内容によってアドレスするメモリ。
  27. 【請求項２７】　　上記ＲＡＭのアドレスポートに接続
    されたマルチプレクサを更に具備し、上記データエンテ
    ィティはセグメント化されてスライスとなり、上記マル
    チプレクサは、データエンティティの各スライスを、予
    め選択された時間サイクル当たり１スライスづつ、アド
    レスとしてＲＡＭへ直列に入力するように動作して、上
    記スライスの各々に対し、予め選択された時間サイクル
    当たり１識別情報づつ、対応する識別情報を直列にアク
    セスする請求項２６に記載の内容によってアドレスする
    メモリ。
  28. 【請求項２８】　　上記出力はｘビット出力ポートを備
    え、上記ｘビット出力ポートは予め選択された時間サイ
    クル当たりに１つづつ識別情報を論理装置に直列に出力
    し、上記論理装置は、各スライスに対応する識別情報の
    累積的な論理積をとって、ｘビットマスク信号を構成す
    る複合識別情報を出力する請求項２７に記載の内容によ
    ってアドレスするメモリ。
  29. 【請求項２９】　　上記論理装置は、ｘ個のマルチプレ
    クサのアレイを備え、各々のマルチプレクサは、第１入
    力、第２入力及び出力を含み、各々の第１入力は上記Ｒ
    ＡＭの上記ｘビット出力の各ビットに接続され、更に、
    ｘ個のアンドゲートのアレイを備え、各アンドゲートの
    第１入力は、上記ｘ個のマルチプレクサのアレイの各１
    つの各出力に接続され、各上記アンドゲートの第２入力
    は、上記ＲＡＭの上記ｘビット出力の各ビットに接続さ
    れ、各々の上記アンドゲートの出力は、上記ｘ個のマル
    チプレクサのアレイの各々の各第２入力に接続され、上
    記ｘ個のマルチプレクサのアレイの上記各第１入力は、
    第１の予め選択された時間サイクルに選択され、上記ｘ
    個のマルチプレクサのアレイの上記各第２入力は、それ
    に続く各予め選択された時間サイクルに選択され、上記
    第１及びそれに続く予め選択された時間サイクルの各々
    は、データエンティティの特定スライスの入力に対応す
    る請求項２８に記載の内容によってアドレスするメモリ
    。
  30. 【請求項３０】　　バスと、上記バスに接続された少な
    くとも１つのノードと、各ノードに接続されたアドレス
    確認ユニットと、上記各アドレス確認ユニットに接続さ
    れた少なくとも１つのコンポーネントであって、その各
    々は各データエンティティによって独特に識別されるよ
    うなコンポーネントとを具備し、上記バスは上記アドレ
    ス確認ユニットの各々にデータエンティティを送信し、
    各アドレス確認ユニットは、複数のデータ記憶位置を備
    えていて、その各々が独特のアドレスを有しているＲＡ
    Ｍと、上記データ記憶位置の各々に記憶されるデータ入
    力とを備え、該データ入力はデータエンティティの少な
    くとも一部分に対する所定の識別情報を構成し、データ
    エンティティの各少なくとも一部分は、各々のデータ記
    憶位置の上記独特のアドレスを構成し、上記ＲＡＭは、
    データエンティティの少なくとも一部分をＲＡＭへアド
    レスとして入力するためのアドレスポートを有しており
    、上記アドレスはそこに記憶された上記データエンティ
    ティをフェッチし、そして上記ＲＡＭは、データエンテ
    ィティの少なくとも一部分が上記ＲＡＭにアドレスとし
    て入力されるのに応答して、データエンティティの少な
    くとも一部分に対応する識別情報を出力するための出力
    を有し、上記アドレス確認ユニットは、コンピュータシ
    ステムの上記少なくとも１つのコンポーネントに接続さ
    れ、コンピュータシステムの上記少なくとも１つのコン
    ポーネントの各々は、一致されるべき上記各データエン
    ティティに対応しそしてこれによって独特に識別される
    ことを特徴とするコンピュータシステム。
  31. 【請求項３１】　　上記ＲＡＭは、ｎ個のＲＡＭのアレ
    イより成り、上記データエンティティはセグメント化さ
    れてスライスとされ、上記ｎはデータエンティティのス
    ライスの数であり、各々のスライスは、ｎ個のＲＡＭの
    上記アレイの各１つに対するアドレスとして用いられる
    請求項３０に記載のコンピュータシステム。
  32. 【請求項３２】　　上記出力は、上記ｎ個のＲＡＭの各
    々の出力ポートを構成し、各々の上記出力ポートは、ｎ
    入力アンドゲートの各入力に接続され、上記アンドゲー
    トの出力は、上記ｎ個のＲＡＭの各々からの論理積され
    た識別情報の信号を構成する請求項３１に記載のコンピ
    ュータシステム。
  33. 【請求項３３】　　上記ｎ個のＲＡＭ各々の各データ記
    憶位置に記憶された上記データ入力の各々はｘビットの
    データより成り、ｘは一致情報が各データ記憶位置に記
    憶されるところの独特の個々のデータエンティティの数
    に等しく、上記ｘビットの各々は、上記独特の個々のデ
    ータエンティティの各々に対応している請求項３１に記
    載のコンピュータシステム。
  34. 【請求項３４】　　上記ｎ個のＲＡＭの各々は、論理装
    置に接続されたｘビット出力ポートを有し、上記論理装
    置は、上記ｎ個のＲＡＭから出力される所定の対応ビッ
    トの論理積をとるものであり、上記論理装置によってマ
    スク信号が出力され、このマスク信号は、独特の個々の
    データエンティティに対する識別情報を指示する請求項
    ３３に記載のコンピュータシステム。
  35. 【請求項３５】　　上記マスク信号はｘビットマスクを
    含み、このｘビットマスクの各ビットは、個々の独特の
    データエンティティの１つに対応する請求項３４に記載
    のコンピュータシステム。
  36. 【請求項３６】　　上記論理装置は、ｘ個のｎ入力アン
    ドゲートのアレイを備え、上記ｎ個のＲＡＭの各々によ
    って出力されるｘビットの各々は、上記ｘ個のｎ入力ア
    ンドゲートの各々に入力され、上記アンドゲートは、上
    記独特の個々のデータエンティティに対する識別情報を
    表すｘビットマスク信号を累積的に出力する請求項３５
    に記載のコンピュータシステム。
  37. 【請求項３７】　　データエンティティの少なくとも一
    部分の予め選択されたスライスをＲＡＭに直列に入力す
    るように動作するマルチプレクサを更に具備し、上記ス
    ライスの各々は、予め選択された時間サイクルに１スラ
    イスづつ、アドレスとして上記ＲＡＭへ直列に入力され
    、上記スライスの各々に対し、予め選択された時間周期
    に１識別情報づつ、識別情報を直列にアクセスする請求
    項３０に記載のコンピュータシステム。
  38. 【請求項３８】　　上記ＲＡＭは識別情報を論理装置に
    直列に出力し、上記論理装置は、データエンティティの
    少なくとも一部分のスライスに対する複合マスク信号を
    出力するように動作する請求項３７に記載のコンピュー
    タシステム。
  39. 【請求項３９】　　上記論理装置は、各々のスライスに
    対応する上記直列出力された識別情報の直列の累積的な
    論理積をとる手段を備えている請求項３８に記載のコン
    ピュータシステム。
  40. 【請求項４０】　　バスと、上記バスに接続された少な
    くとも１つのノードと、各ノードに接続されたアドレス
    確認ユニットと、上記各アドレス確認ユニットに接続さ
    れた少なくとも１つのコンポーネントであって、その各
    々は各データエンティティによって独特に識別されるよ
    うなコンポーネントとを具備し、上記バスは上記アドレ
    ス確認ユニットの各々にデータエンティティを送信し、
    各アドレス確認ユニットは、複数のデータ記憶位置を備
    えていて、その各々が独特のアドレスを有しているＲＡ
    Ｍと、上記データ記憶位置の各々に記憶されるデータ入
    力とを備え、各データ入力はｘビットのデータを備え、
    ｘは識別されるべき独特の個々のデータエンティティの
    数であり、上記データエンティティ各々の上記ｘビット
    の各１つは、対応する特定のデータエンティティに対す
    る所定の識別情報を構成し、データエンティティは、各
    々の上記データ入力を記憶する各データ位置の上記独特
    のアドレスを構成し、上記ＲＡＭは、データエンティテ
    ィの少なくとも一部分をＲＡＭへアドレスとして入力す
    るためのアドレスポートを有しており、上記ＲＡＭは、
    データエンティティの少なくとも一部分が上記ＲＡＭに
    アドレスとして入力されるのに応答して、データエンテ
    ィティの少なくとも一部分に対応する識別情報を出力す
    るためのｘビット出力を有し、上記アドレス確認ユニッ
    トは、コンピュータシステムの上記少なくとも１つのコ
    ンポーネントに接続され、コンピュータシステムの上記
    少なくとも１つのコンポーネントの各々は、識別される
    べき上記各データエンティティに対応しそしてこれによ
    って独特に識別されることを特徴とするコンピュータシ
    ステム。
  41. 【請求項４１】　　上記ＲＡＭのアドレスポートに接続
    されたマルチプレクサを更に具備し、上記データエンテ
    ィティはセグメント化されてスライスとなり、上記マル
    チプレクサは、データエンティティの各スライスを、予
    め選択された時間サイクル当たり１スライスづつ、アド
    レスとしてＲＡＭへ直列に入力するように動作して、上
    記スライスの各々に対し、予め選択された時間サイクル
    当たり１識別情報づつ、対応する識別情報を直列にアク
    セスする請求項４０に記載のコンピュータシステム。
  42. 【請求項４２】　　上記出力はｘビット出力ポートを備
    え、上記ｘビット出力ポートは予め選択された時間サイ
    クル当たりに１つづつ識別情報を論理装置に直列に出力
    し、上記論理装置は、各スライスに対応する識別情報の
    累積的な論理積をとって、ｘビットマスク信号を構成す
    る複合一致情報を出力する請求項４１に記載のコンピュ
    ータシステム。
  43. 【請求項４３】　　上記論理装置は、ｘ個のマルチプレ
    クサのアレイを備え、各々のマルチプレクサは、第１入
    力、第２入力及び出力を含み、各々の第１入力は上記Ｒ
    ＡＭの上記ｘビット出力の各ビットに接続され、更に、
    ｘ個のアンドゲートのアレイを備え、各アンドゲートの
    第１入力は、上記ｘ個のマルチプレクサのアレイの各１
    つの各出力に接続され、各上記アンドゲートの第２入力
    は、上記ＲＡＭの上記ｘビット出力の各ビットに接続さ
    れ、各々の上記アンドゲートの出力は、上記ｘ個のマル
    チプレクサのアレイの各々の各第２入力に接続され、上
    記ｘ個のマルチプレクサのアレイの上記各第１入力は、
    第１の予め選択された時間サイクルに選択され、上記ｘ
    個のマルチプレクサのアレイの上記各第２入力は、それ
    に続く各予め選択された時間サイクルに選択され、上記
    第１及びそれに続く予め選択された時間サイクルの各々
    は、データエンティティの特定スライスの入力に対応す
    る請求項４２に記載のコンピュータシステム。
  44. 【請求項４４】　　内容によってアドレスするメモリを
    構成するようにＲＡＭを動作するための方法において、
    各データエンティティの少なくとも一部分に対する一致
    情報を指示するデータ入力をＲＡＭの複数のデータ記憶
    位置の各々に記憶し、データ記憶位置の各々は独特のア
    ドレスを有し、そしてデータ記憶位置の１つに対しデー
    タエンティティの少なくとも一部分をアドレスとして入
    力して、データ記憶位置の対応する１つに記憶されたデ
    ータ入力をアクセスし、上記データ入力は、データエン
    ティティの少なくとも一部分に対応する一致情報を構成
    することを特徴とする方法。
  45. 【請求項４５】　　データエンティティをセグメント化
    してｎ個のスライスとし、上記ＲＡＭをｎ個のＲＡＭの
    アレイとして構成し、そしてｎ個のＲＡＭのアレイの各
    １つに対し上記スライスの各々をアドレスとして使用す
    る請求項４４に記載の方法。
  46. 【請求項４６】　　ｎ個のＲＡＭのアレイの各１つから
    ｎ入力アンドゲートの各入力へ一致情報を出力し、そし
    てｎ個のＲＡＭのアレイの各１つからの論理積をとった
    一致情報の信号を構成する出力をアンドゲートから出力
    する請求項４５に記載の方法。
  47. 【請求項４７】　　ｘビット幅のデータ入力を出力して
    一致情報を構成し、ｘは、一致情報が各データ記憶位置
    に記憶されるところの独特の個々のデータエンティティ
    の数に等しく、ｘビットのデータ入力の各１つは、独特
    の個々のデータエンティティの各々に対応し、上記ｎ個
    のＲＡＭから出力された所定の対応するビットの論理積
    をとり、そしてｘビットマスク信号を構成するマスク信
    号を出力し、ｘビットマスク信号の各ビットは、個々の
    独特のデータエンティティの１つに対応し、独特の個々
    のデータエンティティに対する論理積のとられた一致情
    報を指示する請求項４５に記載の方法。
  48. 【請求項４８】　　予め選択された時間周期当たり１ス
    ライスづつ、データエンティティの少なくとも一部分の
    予め選択されたスライスをアドレスとしてＲＡＭに直列
    に入力する段階を含む請求項４４に記載の方法。
  49. 【請求項４９】　　上記ＲＡＭからの一致情報を直列に
    出力し、そしてこの直列に出力された一致情報の論理積
    をとって、データエンティティの少なくとも一部分のス
    ライスに対する複合マスク信号を供給する段階を含む請
    求項４８に記載の方法。
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