JPH0427154A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0427154A JPH0427154A JP2133061A JP13306190A JPH0427154A JP H0427154 A JPH0427154 A JP H0427154A JP 2133061 A JP2133061 A JP 2133061A JP 13306190 A JP13306190 A JP 13306190A JP H0427154 A JPH0427154 A JP H0427154A
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- JP
- Japan
- Prior art keywords
- polysilicon
- oxide film
- film
- stress
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明社ダイナミック型ランダムアクセスメモリ（以
下ＤＲＡＭと呼ぶ）のメモリセルの電極に用いる導電層
の構造に関するものである。
下ＤＲＡＭと呼ぶ）のメモリセルの電極に用いる導電層
の構造に関するものである。
従来のＤＲＡＭのスタック型メモリセルについて説明す
る。
る。
第３図は従来のＤＲＡＭのスタック型メモリセルの断面
図を示している。
図を示している。
図に示すように、基板（１）中に不純物を注入させたフ
ィールド活性領域（２）Ｋ接続されたポリシリコンによ
るストレージノード（３）と、その上に酸化膜や窒化膜
よりなる絶縁膜（４）を介し、科学的に堆積させたポリ
シリコンによるセルプレート用の電極（５） （６）と
でＳｌつのメモリセルが構成すせる。
ィールド活性領域（２）Ｋ接続されたポリシリコンによ
るストレージノード（３）と、その上に酸化膜や窒化膜
よりなる絶縁膜（４）を介し、科学的に堆積させたポリ
シリコンによるセルプレート用の電極（５） （６）と
でＳｌつのメモリセルが構成すせる。
ストレージノード（３）が電気的な情報を蓄積するノー
ドであり、ポリシリコンの電極（５） （６） バー
定の電位に固定され、酸化膜や窒化膜により両者は絶縁
されキャパシタとして機能する。
ドであり、ポリシリコンの電極（５） （６） バー
定の電位に固定され、酸化膜や窒化膜により両者は絶縁
されキャパシタとして機能する。
製造方法としてはＰ型基板（１）において、まず。
素子分離のためフィールド活性領域（２）以外を厚く酸
化し、セル選択用のトランジスタとするための酸化膜を
形成した後に、第１ポリシリコン（５）を作成し、トラ
ンジスタのソース、ドレインとなるＮ屋不純物を注入す
る。
化し、セル選択用のトランジスタとするための酸化膜を
形成した後に、第１ポリシリコン（５）を作成し、トラ
ンジスタのソース、ドレインとなるＮ屋不純物を注入す
る。
第１ポリシリコン（５）をゲートとするトランジスタの
ドレイン側にストレージノードとなる第２ポリシリコン
（３）を接続する。
ドレイン側にストレージノードとなる第２ポリシリコン
（３）を接続する。
その後キャパシタ絶縁膜となるシリコン酸化膜を科学的
に堆積させ、セルプレートとなるＷＪ３ポリシリコン（
６）を堆積させる。
に堆積させ、セルプレートとなるＷＪ３ポリシリコン（
６）を堆積させる。
さらに、読出し／書込みの情報伝達用のビット線（７）
をセル選択用トランジスタのソース側に電気的に接続さ
せるため、コンタクトホール（８）ヲ開けた第４ポリシ
リコン（７）で形成する。
をセル選択用トランジスタのソース側に電気的に接続さ
せるため、コンタクトホール（８）ヲ開けた第４ポリシ
リコン（７）で形成する。
セルプレート（６）の上には読み込み／書込みの伝達用
のビットＪｉｍ（７）が走ることになる。そのため。
のビットＪｉｍ（７）が走ることになる。そのため。
このビット線（７）の下のセルプレートである第３ポリ
シリコン（６）は、第４ポリシリコン（７）のデボや拡
散層の不純物の熱処理で、ビットＪｉＩ（７）の下以外
の場所はさらに酸化されて、グレインサイズが大きくな
るにも拘わらず、ビット線（７）の下のポリシリコンは
もとの小さいグレインサイズのまま残る。
シリコン（６）は、第４ポリシリコン（７）のデボや拡
散層の不純物の熱処理で、ビットＪｉＩ（７）の下以外
の場所はさらに酸化されて、グレインサイズが大きくな
るにも拘わらず、ビット線（７）の下のポリシリコンは
もとの小さいグレインサイズのまま残る。
この状態を第４図に示す。
従来の半導体記憶装置は以上のように構成されていたの
で、ビットｓである第４ポリシリコンの下では、セルプ
レートである第３ポリシリコンが様々な熱処理に拘わら
ず酸化させずに小さいグレインサイズのｔｔ残る。
で、ビットｓである第４ポリシリコンの下では、セルプ
レートである第３ポリシリコンが様々な熱処理に拘わら
ず酸化させずに小さいグレインサイズのｔｔ残る。
この時、第３ポリシリコンで生じる応力に、小さいグレ
インサイズと大きいグレインサイズとの境界で不均衡が
生じ易くなることが考えられる。
インサイズと大きいグレインサイズとの境界で不均衡が
生じ易くなることが考えられる。
不均衡が生じると、キャパシタ絶縁用の極めて薄い酸化
膜にかかるストレスにも同様な不均衡が生じることが容
易に考えられる。
膜にかかるストレスにも同様な不均衡が生じることが容
易に考えられる。
上述の様な酸化膜にかかるストレスに不均衡があると絶
縁用の酸化膜に信頼性に大きな影響を与えると思われる
。例えば製品になってからの連続使用中に発生するビッ
ト不良を加速する要因になったり、さらに製品の寿命を
決定する要素にもなるなどの問題があった。
縁用の酸化膜に信頼性に大きな影響を与えると思われる
。例えば製品になってからの連続使用中に発生するビッ
ト不良を加速する要因になったり、さらに製品の寿命を
決定する要素にもなるなどの問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、簡単な工程の追加で第３ポリシリコンのグレ
インサイズを揃えることができ、酸化膜にかかるストレ
スを均一にして信頼性の高い半導体記憶装置を得ること
を目的とする。
たもので、簡単な工程の追加で第３ポリシリコンのグレ
インサイズを揃えることができ、酸化膜にかかるストレ
スを均一にして信頼性の高い半導体記憶装置を得ること
を目的とする。
この発明に係る半導体記憶装置は、ＤＲＡＭのスタック
型メモリセルで使用するセルプレートを従来の単一層の
ポリシリコンを極めて薄い絶縁膜で２層に分離し、その
下層のポリシリコンのグレインサイズを均一に揃えて、
下の酸化膜Ｋかかるストレスを均一にしたものである。
型メモリセルで使用するセルプレートを従来の単一層の
ポリシリコンを極めて薄い絶縁膜で２層に分離し、その
下層のポリシリコンのグレインサイズを均一に揃えて、
下の酸化膜Ｋかかるストレスを均一にしたものである。
この発明におけるセルプレートは、薄い絶Ｒ膜により上
層と下層とに分割されているため、後の熱処理で仮に酸
化されてグレインが成長しても、ピッ）Ｍの上下によら
ずキャパシタ用の酸化膜に接する面、即ち下層は、常に
グレインの大きさが揃うために、応力の不均衡が生じる
ことはなく、従ってキャパシタ用酸化膜にかかるストレ
スはどこでも均一となる。
層と下層とに分割されているため、後の熱処理で仮に酸
化されてグレインが成長しても、ピッ）Ｍの上下によら
ずキャパシタ用の酸化膜に接する面、即ち下層は、常に
グレインの大きさが揃うために、応力の不均衡が生じる
ことはなく、従ってキャパシタ用酸化膜にかかるストレ
スはどこでも均一となる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例であるＤＲＡＭのスタック
型メモリセルの断面図である。なお１図中符号（１）〜
（５） 、 （７） 、 （８）は前記従来のものと同
一につきその説明は省略する。図において、（９）は上
層と下層に形成されたセルプレートポリシリコン、（ト
）は素子の分離層である。
型メモリセルの断面図である。なお１図中符号（１）〜
（５） 、 （７） 、 （８）は前記従来のものと同
一につきその説明は省略する。図において、（９）は上
層と下層に形成されたセルプレートポリシリコン、（ト
）は素子の分離層である。
次に動作について説明する。
ビット線の下に位置するセルプレート用のポリシリコン
（９）は極めて薄い酸化膜により図示の如く。
（９）は極めて薄い酸化膜により図示の如く。
上層と下層とに電気的にも構造的にも分離されている。
その結果、従来、第４ポリシリコンビットＭ（７）の下
のセルプレート用ポリシリコン（９）が熱処理でも酸化
されずに、小さいグレインのままで残ったのと同様に実
際は酸化され難いだけであって酸化される度合いが第４
ポリシリコン（７）の下以外より小さいだけである。下
層のポリシリコン（９）ハ小さいグレインサイズのｔｔ
残りている。
のセルプレート用ポリシリコン（９）が熱処理でも酸化
されずに、小さいグレインのままで残ったのと同様に実
際は酸化され難いだけであって酸化される度合いが第４
ポリシリコン（７）の下以外より小さいだけである。下
層のポリシリコン（９）ハ小さいグレインサイズのｔｔ
残りている。
製造方法としてはストレージノード（３）を作成する工
程値で、前記従来の工程と同様にストレージノード（３
）を作成した後に、キャパシタ用の酸化絶縁膜（４）を
作成し、第３ポリシリコン（９）を堆積する。
程値で、前記従来の工程と同様にストレージノード（３
）を作成した後に、キャパシタ用の酸化絶縁膜（４）を
作成し、第３ポリシリコン（９）を堆積する。
その後−旦ボリシリコン（９）の堆積を中断し、表面が
自然酸化されるまで放置してから再度ポリシリコン（９
）を堆積するのが最も簡単である。上層と下層の間の酸
化膜（４）を積極的に科学的に堆積する方法もある。
自然酸化されるまで放置してから再度ポリシリコン（９
）を堆積するのが最も簡単である。上層と下層の間の酸
化膜（４）を積極的に科学的に堆積する方法もある。
その後のビット線（７）の作成に関しては前記従来のも
のと全く同様の方法で問題はない。
のと全く同様の方法で問題はない。
仮に下層のポリシリコン（９）が酸化されてグレインが
大きくなっても、少なくても第４ポリシリコン（７）の
下だけが小さくなるような現象は起こり得ないため、酸
化膜（４）にかかるス）Ｌ／スは均一に保たれることに
なる。
大きくなっても、少なくても第４ポリシリコン（７）の
下だけが小さくなるような現象は起こり得ないため、酸
化膜（４）にかかるス）Ｌ／スは均一に保たれることに
なる。
また、セルプレートの電位固定のために、アルミ（６）
などに接続される必要があるが、稟２図に示すようにポ
リシリコンの上層を充分薄くして置き。
などに接続される必要があるが、稟２図に示すようにポ
リシリコンの上層を充分薄くして置き。
コンタクトホール（ロ）の形成時のエツチングで、オー
バエツチングをかければ容易に電気的接続が図れる。
バエツチングをかければ容易に電気的接続が図れる。
以上のようＫこの発明によれば、簡単な工程の追加だけ
で、信頼性が従来に比べて格段に向上するＤＲＡＭのス
タック型メモリセルを得ることができる効果がある。
で、信頼性が従来に比べて格段に向上するＤＲＡＭのス
タック型メモリセルを得ることができる効果がある。
第１図はこの発明の一実施例であるＤＲＡＭのスタック
型メモリセルの断面図、第２図は第１図のポリシリコン
電極の電位固定をする丸めの構造を示す横断面図、第３
図は従来のＤＲＡＭのスタック型メモリセルの断面図、
第４図は第３図の横断面図を示す。 図において、（１）は基板、（２）は拡散層、（３）は
ストレージノード、（４）は酸化膜、（５）はリード機
、（７）はビット線、（８）Ｕはコンタクトホール、（
９）は２層に形成されたセルプレートポリシリコン、（
ト）ハ素子の分離層、（ロ）はアルミ配線層を示す。 なお１図中、同一符号は同一 または相当部分を示す。
型メモリセルの断面図、第２図は第１図のポリシリコン
電極の電位固定をする丸めの構造を示す横断面図、第３
図は従来のＤＲＡＭのスタック型メモリセルの断面図、
第４図は第３図の横断面図を示す。 図において、（１）は基板、（２）は拡散層、（３）は
ストレージノード、（４）は酸化膜、（５）はリード機
、（７）はビット線、（８）Ｕはコンタクトホール、（
９）は２層に形成されたセルプレートポリシリコン、（
ト）ハ素子の分離層、（ロ）はアルミ配線層を示す。 なお１図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ダイナミック型ランダムアクセスメモリのスタック型メ
モリセルにおいて、Ｐ型、又はＮ型の半導体に接続され
ているポリシリコンなどの導体を一方の電極とし、薄い
酸化膜を挾んでその上に形成するポリシリコンなどの導
体よりなる他方の電極が酸化膜などの電気的に絶縁され
た薄膜より上層と下層とに分断されていることを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133061A JPH0427154A (ja) | 1990-05-22 | 1990-05-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133061A JPH0427154A (ja) | 1990-05-22 | 1990-05-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0427154A true JPH0427154A (ja) | 1992-01-30 |
Family
ID=15095916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133061A Pending JPH0427154A (ja) | 1990-05-22 | 1990-05-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0427154A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543447A (en) * | 1994-09-28 | 1996-08-06 | Southwest Research Institute | Stabilization of red amorphous phosphorus by ordered polymeric structures for the manufacture of non-emissive fire retardant plastics |
| US5932257A (en) * | 1996-06-21 | 1999-08-03 | University Of Guelph | Method for enriching docosahexaenoic acid in expressed milk of dairy cattle |
| US12173673B2 (en) | 2020-01-24 | 2024-12-24 | Isuzu Motors Limited | Intake noise reduction structure for vehicle |
-
1990
- 1990-05-22 JP JP2133061A patent/JPH0427154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5543447A (en) * | 1994-09-28 | 1996-08-06 | Southwest Research Institute | Stabilization of red amorphous phosphorus by ordered polymeric structures for the manufacture of non-emissive fire retardant plastics |
| US5932257A (en) * | 1996-06-21 | 1999-08-03 | University Of Guelph | Method for enriching docosahexaenoic acid in expressed milk of dairy cattle |
| US12173673B2 (en) | 2020-01-24 | 2024-12-24 | Isuzu Motors Limited | Intake noise reduction structure for vehicle |
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