JPH04271575A - ディジタル信号のクロック再生回路 - Google Patents
ディジタル信号のクロック再生回路Info
- Publication number
- JPH04271575A JPH04271575A JP3031161A JP3116191A JPH04271575A JP H04271575 A JPH04271575 A JP H04271575A JP 3031161 A JP3031161 A JP 3031161A JP 3116191 A JP3116191 A JP 3116191A JP H04271575 A JPH04271575 A JP H04271575A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- frequency
- digital signal
- resonant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明はディジタル信号データか
らクロックを作り出すディジタル信号のクロック再生回
路に関する。
らクロックを作り出すディジタル信号のクロック再生回
路に関する。
【０００３】
【従来の技術】例えば、ディジタル化した映像信号の再
生においてはディジタル信号から再生すべきクロックを
作り出し、このクロックに同期させて映像信号を再生す
る。図３は、このようなディジタル信号のクロック再生
に広く使用されている自己タイミング方式の構成を示す
ブロック図である。
生においてはディジタル信号から再生すべきクロックを
作り出し、このクロックに同期させて映像信号を再生す
る。図３は、このようなディジタル信号のクロック再生
に広く使用されている自己タイミング方式の構成を示す
ブロック図である。
【０００４】クロック再生回路１はエッジ検出回路２と
インダクタＬとキャパシタＣからなるＬＣタンク回路３
とＰＬＬ回路４とから構成されている。そして入力され
る映像信号からエッジ検出回路２によってエッジ検出し
た信号をＬＣタンク回路３に通してビット周波数を抽出
し、ＰＬＬ回路４で波形が成形されて再生クロックが作
られる。
インダクタＬとキャパシタＣからなるＬＣタンク回路３
とＰＬＬ回路４とから構成されている。そして入力され
る映像信号からエッジ検出回路２によってエッジ検出し
た信号をＬＣタンク回路３に通してビット周波数を抽出
し、ＰＬＬ回路４で波形が成形されて再生クロックが作
られる。
【０００５】ところで、入力された映像信号にジッタが
あったり、ＬＣタンク回路３のインダクタＬおよびキャ
パシタＣなどの素子の温度特性により共振周波数の変動
によってＬＣタンク回路３でビット周波数を抽出できる
なくなることがあり、これにともなってＰＬＬ回路４が
動作せず、クロックが再生できなくなる事があった。
あったり、ＬＣタンク回路３のインダクタＬおよびキャ
パシタＣなどの素子の温度特性により共振周波数の変動
によってＬＣタンク回路３でビット周波数を抽出できる
なくなることがあり、これにともなってＰＬＬ回路４が
動作せず、クロックが再生できなくなる事があった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のディジタル信号のクロック再生回路では入力信号にジ
ッタがあったり、温度特性のためにＬＣタンク回路の素
子の定数の変化によって共振周波数が変動したりすると
クロックを再生できなくなるという問題があった。
のディジタル信号のクロック再生回路では入力信号にジ
ッタがあったり、温度特性のためにＬＣタンク回路の素
子の定数の変化によって共振周波数が変動したりすると
クロックを再生できなくなるという問題があった。
【０００７】本発明はこのような課題を解決すべく創案
されたもので、入力されてくる信号にジッタがあったり
、温度などによって回路素子の定数が変化してもクロッ
ク再生を安定して行うことができるクロック再生回路を
提供することを目的とする。 ［発明の構成］
されたもので、入力されてくる信号にジッタがあったり
、温度などによって回路素子の定数が変化してもクロッ
ク再生を安定して行うことができるクロック再生回路を
提供することを目的とする。 ［発明の構成］
【０００８】
【課題を解決するための手段】本発明のディジタル信号
のクロック再生回路では、上述した目的を達成するため
に、入力されるディジタル信号のエッジを検出してパル
ス列を生成するエッジ検出手段と、このエッジ検出手段
によって発生したパルス列からビット周波数を抽出する
共振回路と、前記エッジ検出手段から出力されるパルス
列と前記共振回路から出力される信号との位相を比較す
る位相比較手段と、この位相比較手段の位相の比較結果
に基づいて前記共振回路の共振周波数を前記エッジ検出
手段から出力されるパルス列の周波数に一致するように
変化させる共振周波数変更手段とを具備している。
のクロック再生回路では、上述した目的を達成するため
に、入力されるディジタル信号のエッジを検出してパル
ス列を生成するエッジ検出手段と、このエッジ検出手段
によって発生したパルス列からビット周波数を抽出する
共振回路と、前記エッジ検出手段から出力されるパルス
列と前記共振回路から出力される信号との位相を比較す
る位相比較手段と、この位相比較手段の位相の比較結果
に基づいて前記共振回路の共振周波数を前記エッジ検出
手段から出力されるパルス列の周波数に一致するように
変化させる共振周波数変更手段とを具備している。
【０００９】
【作用】本発明のディジタル信号のクロック再生回路で
は、エッジ検出された後の信号とビット周波数を抽出す
るための共振回路出力後の信号との間で位相が比較され
、この比較結果に基づいて共振回路の共振周波数がエッ
ジ検出手段から出力されるパルス列の周波数に一致する
ように変更される。
は、エッジ検出された後の信号とビット周波数を抽出す
るための共振回路出力後の信号との間で位相が比較され
、この比較結果に基づいて共振回路の共振周波数がエッ
ジ検出手段から出力されるパルス列の周波数に一致する
ように変更される。
【００１０】したがって、入力信号にジッタがあったり
、温度特性により回路素子の定数が変化した場合でも、
入力信号の周波数に共振回路の周波数が追従することが
可能になる。
、温度特性により回路素子の定数が変化した場合でも、
入力信号の周波数に共振回路の周波数が追従することが
可能になる。
【００１１】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。
る。
【００１２】図１は本発明のディジタル信号のクロック
再生回路の一実施例の構成を示す回路図である。
再生回路の一実施例の構成を示す回路図である。
【００１３】同図に示すように、このクロック再生回路
は、入力された信号のエッジを検出してパルス列を生成
するエッジ検出回路５と、このエッジ検出回路５の出力
からビット周波数を抽出するタンク回路６と、抽出され
たビット周波数からクロックを再生するＰＬＬ回路７と
、タンク回路６から出力された信号とエッジ検出回路５
から出力された信号との間の位相を比較し、位相差に応
じた電圧を出力する位相比較器８と、位相比較器８の出
力のリップルを除去する平滑回路９と、平滑回路９の出
力を所定のレベルに増幅してタンク回路６に供給するオ
ペアンプ回路１０とによって構成されている。
は、入力された信号のエッジを検出してパルス列を生成
するエッジ検出回路５と、このエッジ検出回路５の出力
からビット周波数を抽出するタンク回路６と、抽出され
たビット周波数からクロックを再生するＰＬＬ回路７と
、タンク回路６から出力された信号とエッジ検出回路５
から出力された信号との間の位相を比較し、位相差に応
じた電圧を出力する位相比較器８と、位相比較器８の出
力のリップルを除去する平滑回路９と、平滑回路９の出
力を所定のレベルに増幅してタンク回路６に供給するオ
ペアンプ回路１０とによって構成されている。
【００１４】また、タンク回路６は、インダクタンスＬ
のインダクタ１１とキャパシタンスＣのキャパシタ１２
から構成される共振回路とオペアンプ回路１０から出力
される電圧によってキャパシタンスが変化するバリキャ
ップ１３とによって構成される。
のインダクタ１１とキャパシタンスＣのキャパシタ１２
から構成される共振回路とオペアンプ回路１０から出力
される電圧によってキャパシタンスが変化するバリキャ
ップ１３とによって構成される。
【００１５】つぎに、上述した構成のクロック再生回路
の動作について説明する。
の動作について説明する。
【００１６】ディジタルの入力信号がエッジ検出回路５
に入力されるとエッジ検出回路５はパルス列を生成する
。このパルス列の信号とタンク回路６を通過してビット
抽出された信号との位相が位相比較器８で比較されて、
位相差に応じた電圧が出力される。位相比較器８から出
力された信号は平滑回路９でリップルなどが除去されて
、オペアンプ回路１０で所定のレベルに変換された後、
バリキャップ１３に逆電圧として印加される。
に入力されるとエッジ検出回路５はパルス列を生成する
。このパルス列の信号とタンク回路６を通過してビット
抽出された信号との位相が位相比較器８で比較されて、
位相差に応じた電圧が出力される。位相比較器８から出
力された信号は平滑回路９でリップルなどが除去されて
、オペアンプ回路１０で所定のレベルに変換された後、
バリキャップ１３に逆電圧として印加される。
【００１７】図２はバリキャップ１３にかけられる逆電
圧Ｖとバリキャップ１３のキャパシタンスＣＶ を示す
グラフである。
圧Ｖとバリキャップ１３のキャパシタンスＣＶ を示す
グラフである。
【００１８】同図に示すように逆電圧が大きくなるとバ
リキャップ１３のキャパシタンスＣＶ は小さくなり、
逆電圧が小さくなるとバリキャップ１３のキャパシタン
スＣＶ は大きくなる。
リキャップ１３のキャパシタンスＣＶ は小さくなり、
逆電圧が小さくなるとバリキャップ１３のキャパシタン
スＣＶ は大きくなる。
【００１９】ところで、タンク回路６の共振周波数ｆ０
は数１に示すようになる。
は数１に示すようになる。
【００２０】
【数１】
【００２１】このため、エッジ検出回路５を出力した後
の信号の周波数をｆとすると、ｆ＞ｆ０ のときは、オ
ペアンプ回路１０から出力される信号の電圧Ｖが大きく
なるのでキャパシタンスＣＶ は小さくなり、共振周波
数ｆ０ は大きくなる。逆に、ｆ＜ｆ０ のときは、オ
ペアンプ回路１０から出力される信号の電圧Ｖが小さく
なるのでキャパシタンスＣＶ は大きくなり、共振周波
数ｆ０ は小さくなる。
の信号の周波数をｆとすると、ｆ＞ｆ０ のときは、オ
ペアンプ回路１０から出力される信号の電圧Ｖが大きく
なるのでキャパシタンスＣＶ は小さくなり、共振周波
数ｆ０ は大きくなる。逆に、ｆ＜ｆ０ のときは、オ
ペアンプ回路１０から出力される信号の電圧Ｖが小さく
なるのでキャパシタンスＣＶ は大きくなり、共振周波
数ｆ０ は小さくなる。
【００２２】このようにして、入力信号の変動によりあ
るいはタンク回路６の温度特性による素子定数の変動を
補正して入力されてきた信号のビット周波数に一致する
ような共振周波数にすることができる。
るいはタンク回路６の温度特性による素子定数の変動を
補正して入力されてきた信号のビット周波数に一致する
ような共振周波数にすることができる。
【００２３】そして、タンク回路６から出力された信号
はＰＬＬ回路７で波形の成形が行われてクロック信号と
なって出力される。
はＰＬＬ回路７で波形の成形が行われてクロック信号と
なって出力される。
【００２４】
【発明の効果】本発明のディジタル信号のクロック再生
回路によれば、エッジ検出された後の信号とビット周波
数を抽出するための共振回路出力後の信号との間で位相
が比較され、この比較結果に基づいて共振回路の共振周
波数が変更されるので、入力信号にジッタがあったり、
温度特性により回路素子の定数が変化した場合でも、入
力信号の周波数に共振回路の周波数が追従することが可
能になる。
回路によれば、エッジ検出された後の信号とビット周波
数を抽出するための共振回路出力後の信号との間で位相
が比較され、この比較結果に基づいて共振回路の共振周
波数が変更されるので、入力信号にジッタがあったり、
温度特性により回路素子の定数が変化した場合でも、入
力信号の周波数に共振回路の周波数が追従することが可
能になる。
【図１】本発明のディジタル信号のクロック再生回路の
一実施例の構成を示す回路図である。
一実施例の構成を示す回路図である。
【図２】図２はバリキャップにかけられる逆電圧Ｖとバ
リキャップのキャパシタンスＣＶ を示すグラフである
。
リキャップのキャパシタンスＣＶ を示すグラフである
。
【図３】ディジタル信号のクロック再生に広く使用され
ている従来の自己タイミング方式の一例の構成を示すブ
ロック図である。
ている従来の自己タイミング方式の一例の構成を示すブ
ロック図である。
５…エッジ検出回路
６…タンク回路
７…ＰＬＬ回路
８…位相比較回路
９…平滑回路
１０…オペアンプ回路
１１…インダクタ
１２…キャパシタ
１３…バリキャップ
Claims (1)
- 【請求項１】入力されるディジタル信号のエッジを検出
してパルス列を生成するエッジ検出手段と、このエッジ
検出手段によって発生したパルス列からビット周波数を
抽出する共振回路と、前記エッジ検出手段から出力され
るパルス列と前記共振回路から出力される信号との位相
を比較する位相比較手段と、この位相比較手段の位相の
比較結果に基づいて前記共振回路の共振周波数を前記エ
ッジ検出手段から出力されるパルス列の周波数に一致す
るように変化させる共振周波数変更手段とを具備したデ
ィジタル信号のクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031161A JPH04271575A (ja) | 1991-02-27 | 1991-02-27 | ディジタル信号のクロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3031161A JPH04271575A (ja) | 1991-02-27 | 1991-02-27 | ディジタル信号のクロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271575A true JPH04271575A (ja) | 1992-09-28 |
Family
ID=12323724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3031161A Withdrawn JPH04271575A (ja) | 1991-02-27 | 1991-02-27 | ディジタル信号のクロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271575A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160206A (ja) * | 2006-12-20 | 2008-07-10 | Sony Corp | クロック供給装置 |
-
1991
- 1991-02-27 JP JP3031161A patent/JPH04271575A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008160206A (ja) * | 2006-12-20 | 2008-07-10 | Sony Corp | クロック供給装置 |
| US7683691B2 (en) | 2006-12-20 | 2010-03-23 | Sony Corporation | Clock supplying apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR850001946B1 (ko) | 디지탈 파형 정형회로 | |
| JPH0237739B2 (ja) | ||
| WO1995029482A2 (en) | Arrangement for reproducing n digital signals from n adjacent tracks on a record carrier | |
| JPH04271575A (ja) | ディジタル信号のクロック再生回路 | |
| KR100221885B1 (ko) | 클럭 추출 회로 | |
| US5612938A (en) | Correcting recorded marks and land lengths taken from an optical disk | |
| JPH0338673B2 (ja) | ||
| KR940003664B1 (ko) | 디지틀 신호 검출장치 | |
| JP2000261316A (ja) | 位相同期回路 | |
| JP2763000B2 (ja) | 再生装置 | |
| JP2792054B2 (ja) | クロック抽出回路 | |
| KR0161922B1 (ko) | 디브이씨알의 클럭복원장치 | |
| JPH0328863B2 (ja) | ||
| SU1377905A1 (ru) | Устройство дл синхронизации воспроизведени цифровой информации | |
| JP2565231B2 (ja) | デジタルｐｌｌ回路 | |
| KR100198529B1 (ko) | 다중기록모드의 재생클럭 복원장치 | |
| JPS605095B2 (ja) | Ｐｌｌ回路の安定化時間の短縮方法 | |
| JPH0526273B2 (ja) | ||
| JPH06338790A (ja) | 同期クロック再生回路 | |
| JPH0634307B2 (ja) | デイジタル情報再生装置 | |
| JPH07282541A (ja) | 情報再生装置 | |
| JPS6222195B2 (ja) | ||
| JPH0777385B2 (ja) | デイジタル情報再生装置 | |
| JPS6217307B2 (ja) | ||
| JPH07296525A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |