JPH04273077A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JPH04273077A JPH04273077A JP3034640A JP3464091A JPH04273077A JP H04273077 A JPH04273077 A JP H04273077A JP 3034640 A JP3034640 A JP 3034640A JP 3464091 A JP3464091 A JP 3464091A JP H04273077 A JPH04273077 A JP H04273077A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- processing
- under test
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体試験装置に係わり
、特に通信用装置や画像処理装置等のアナログ回路とデ
ィジタル回路とが混在した装置（以下、ミックストシグ
ナルデバイスという）から出力された、アナログ情報を
有するデジタル信号の測定評価試験を、自動的に行うも
のに関する。
、特に通信用装置や画像処理装置等のアナログ回路とデ
ィジタル回路とが混在した装置（以下、ミックストシグ
ナルデバイスという）から出力された、アナログ情報を
有するデジタル信号の測定評価試験を、自動的に行うも
のに関する。
【０００２】
【従来の技術】従来の半導体試験装置の構成を図２に示
す。試験の対象となる供試装置２０は、入力されたアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器２１
と、変換されたディジタル信号を与えられて処理を行う
ディジタル信号処理回路（以下、ＤＳＰという）２２と
、ＤＳＰ２２から出力されたディジタル信号をアナログ
信号に変換するＤ／Ａ変換器２４と、これらのＡ／Ｄ変
換器２１，ＤＳＰ２２，Ｄ／Ａ変換器２４の動作を制御
するコントローラ２３とを有している。
す。試験の対象となる供試装置２０は、入力されたアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器２１
と、変換されたディジタル信号を与えられて処理を行う
ディジタル信号処理回路（以下、ＤＳＰという）２２と
、ＤＳＰ２２から出力されたディジタル信号をアナログ
信号に変換するＤ／Ａ変換器２４と、これらのＡ／Ｄ変
換器２１，ＤＳＰ２２，Ｄ／Ａ変換器２４の動作を制御
するコントローラ２３とを有している。
【０００３】このような供試装置２０に供給するための
アナログ信号を生成するものが、任意波形発生器１００
である。この任意波形発生器１００は、信号を生成する
ために必要なデータを記憶しているメモリ１１と、メモ
リ１１から出力されたディジタル信号を与えられてアナ
ログ信号に変換するＤ／Ａ変換器１４と、このアナログ
信号を与えられ高周波成分を除去するローパスフィルタ
１５と、ローパスフィルタ１５から出力されたアナログ
信号を増幅する出力アンプ１６と、これらのメモリ１１
，Ｄ／Ａ変換器１４，ローパスフィルタ１５，及び出力
アンプ１６の動作を制御するコントローラ１２とを有し
ている。
アナログ信号を生成するものが、任意波形発生器１００
である。この任意波形発生器１００は、信号を生成する
ために必要なデータを記憶しているメモリ１１と、メモ
リ１１から出力されたディジタル信号を与えられてアナ
ログ信号に変換するＤ／Ａ変換器１４と、このアナログ
信号を与えられ高周波成分を除去するローパスフィルタ
１５と、ローパスフィルタ１５から出力されたアナログ
信号を増幅する出力アンプ１６と、これらのメモリ１１
，Ｄ／Ａ変換器１４，ローパスフィルタ１５，及び出力
アンプ１６の動作を制御するコントローラ１２とを有し
ている。
【０００４】供試装置２０から出力されたアナログ信号
は、波形ディジタイザ３０に入力される。波形ディジタ
イザ３０は、入力されたアナログ信号を緩衝または増幅
する入力アンプ３１と、この入力アンプ３１より出力さ
れた信号から高周波成分を除去するローパスフィルタ３
２と、増幅されたアナログ信号を与えられてディジタル
信号に変換するＡ／Ｄ変換器３３と、ディジタル信号を
入力されて格納するメモリ３４と、このメモリ３４の動
作を制御するコントローラ３５とを有している。
は、波形ディジタイザ３０に入力される。波形ディジタ
イザ３０は、入力されたアナログ信号を緩衝または増幅
する入力アンプ３１と、この入力アンプ３１より出力さ
れた信号から高周波成分を除去するローパスフィルタ３
２と、増幅されたアナログ信号を与えられてディジタル
信号に変換するＡ／Ｄ変換器３３と、ディジタル信号を
入力されて格納するメモリ３４と、このメモリ３４の動
作を制御するコントローラ３５とを有している。
【０００５】コントローラ４６は、システム全体の処理
を行うＣＰＵ４７からの命令を受けて、任意波形発生器
１００の動作制御やメモリ１１へのデータの設定、波形
ディジタイザ３０の制御、メモリ３４に格納されたデー
タのＣＰＵ４７への転送、供試装置２０が動作するため
に必要な信号の供給を行う。
を行うＣＰＵ４７からの命令を受けて、任意波形発生器
１００の動作制御やメモリ１１へのデータの設定、波形
ディジタイザ３０の制御、メモリ３４に格納されたデー
タのＣＰＵ４７への転送、供試装置２０が動作するため
に必要な信号の供給を行う。
【０００６】またＣＰＵコントロールメモリ４８は、Ｃ
ＰＵ４７の動作を制御するためのデータを記憶し、高速
演算装置４３は高速処理化を図るためＣＰＵ４７に代わ
って試験に必要な処理を行うものである。この高速演算
装置４３の動作を制御するデータは、高速演算装置コン
トロールメモリ５１に記憶されている。データメモリ４
９は、波形ディジタイザ３０のメモリ３４に格納された
データを、高速演算装置４３で処理するために格納して
おくものである。
ＰＵ４７の動作を制御するためのデータを記憶し、高速
演算装置４３は高速処理化を図るためＣＰＵ４７に代わ
って試験に必要な処理を行うものである。この高速演算
装置４３の動作を制御するデータは、高速演算装置コン
トロールメモリ５１に記憶されている。データメモリ４
９は、波形ディジタイザ３０のメモリ３４に格納された
データを、高速演算装置４３で処理するために格納して
おくものである。
【０００７】任意波形発生器１００から出力された評価
用のアナログ信号が供試装置２０に入力され、処理され
た後波形ディジタイザ３０でデジタル信号に変換され、
メモリ３４に格納される。格納されたデータは、ＣＰＵ
４７の制御によってコントローラ４６を介してデータメ
モリ４９に転送されて格納される。このデータは高速演
算装置４３に与えられ、フーリエ変換やフィルタリング
等のディジタル信号処理が行われ、処理結果がＣＰＵ４
７に転送される。ＣＰＵ４７はこの処理結果に基づき、
任意波形発生器１００のメモリ１１に必要なデータを与
える。
用のアナログ信号が供試装置２０に入力され、処理され
た後波形ディジタイザ３０でデジタル信号に変換され、
メモリ３４に格納される。格納されたデータは、ＣＰＵ
４７の制御によってコントローラ４６を介してデータメ
モリ４９に転送されて格納される。このデータは高速演
算装置４３に与えられ、フーリエ変換やフィルタリング
等のディジタル信号処理が行われ、処理結果がＣＰＵ４
７に転送される。ＣＰＵ４７はこの処理結果に基づき、
任意波形発生器１００のメモリ１１に必要なデータを与
える。
【０００８】
【発明が解決しようとする課題】このように、従来は波
形ディジタイザ３０のメモリ３４に格納されたデータを
、一括してコントローラ４６及びＣＰＵ４７を介して高
速演算装置４３に転送し、バッチ処理を行っていた。 従って、リアルタイムで供試装置２０の試験を行うこと
はできなかった。
形ディジタイザ３０のメモリ３４に格納されたデータを
、一括してコントローラ４６及びＣＰＵ４７を介して高
速演算装置４３に転送し、バッチ処理を行っていた。 従って、リアルタイムで供試装置２０の試験を行うこと
はできなかった。
【０００９】また、任意波形発生器１００のメモリ１１
へのデータの設定や、波形ディジタイザ３０のメモリ３
４に格納されたデータの転送が、ＣＰＵ４７の制御によ
って行われる。このため、データの転送に時間がかかり
、評価速度の低下を招いていた。
へのデータの設定や、波形ディジタイザ３０のメモリ３
４に格納されたデータの転送が、ＣＰＵ４７の制御によ
って行われる。このため、データの転送に時間がかかり
、評価速度の低下を招いていた。
【００１０】本発明は上記事情に鑑み、ミックストシグ
ナルデバイスを高速かつ実時間で測定評価することがで
きる半導体試験装置を提供することを目的とする。
ナルデバイスを高速かつ実時間で測定評価することがで
きる半導体試験装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体試験装置
は、試験対象となる供試装置に与えるべき波形を有する
信号を生成する波形発生器と、この信号を与えられて供
試装置が出力したアナログ信号をデジタル信号に変換す
る波形ディジタイザと、波形発生器、供試装置、又は波
形ディジタイザのうち、いずれかの途中経過のデータを
選択して受け取り出力するセレクタと、セレクタから出
力されたデータを与えられて、試験に必要な信号処理を
行い、この処理結果を出力する演算装置と、演算装置か
ら出力された処理結果を格納するメモリとを備えたこと
を特徴としている。
は、試験対象となる供試装置に与えるべき波形を有する
信号を生成する波形発生器と、この信号を与えられて供
試装置が出力したアナログ信号をデジタル信号に変換す
る波形ディジタイザと、波形発生器、供試装置、又は波
形ディジタイザのうち、いずれかの途中経過のデータを
選択して受け取り出力するセレクタと、セレクタから出
力されたデータを与えられて、試験に必要な信号処理を
行い、この処理結果を出力する演算装置と、演算装置か
ら出力された処理結果を格納するメモリとを備えたこと
を特徴としている。
【００１２】
【作用】波形ディジタイザにより変換された信号を、一
括して演算装置に与えて処理して試験を行っていたので
は、実時間での処理は不可能であるが、波形発生器、供
試装置、又は波形ディジタイザの途中経過のデータをセ
レクタにより選択し、演算装置に与えて処理することで
実時間で高速に試験を行うことが可能となる。
括して演算装置に与えて処理して試験を行っていたので
は、実時間での処理は不可能であるが、波形発生器、供
試装置、又は波形ディジタイザの途中経過のデータをセ
レクタにより選択し、演算装置に与えて処理することで
実時間で高速に試験を行うことが可能となる。
【００１３】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。第１図に、本実施例による半導体試験装
置のブロック構成を示す。
して説明する。第１図に、本実施例による半導体試験装
置のブロック構成を示す。
【００１４】試験対象となる供試装置２０は、Ａ／Ｄ変
換器２１を介してアナログ信号を入力することができる
が、ＤＳＰ２２にディジタル信号を直接入力することも
できる。同様に、Ｄ／Ａ変換器２４を介してアナログ信
号を取り出すこともできるが、ＤＳＰ２２から直接ディ
ジタル信号を出力させることもできる。
換器２１を介してアナログ信号を入力することができる
が、ＤＳＰ２２にディジタル信号を直接入力することも
できる。同様に、Ｄ／Ａ変換器２４を介してアナログ信
号を取り出すこともできるが、ＤＳＰ２２から直接ディ
ジタル信号を出力させることもできる。
【００１５】任意波形発生器１０の構成は、従来の図２
に示された任意波形発生器１００と比較して、メモリ１
１とＤ／Ａ変換器１４との間にセレクタ１３が接続され
ている点が異なっている。この任意波形発生器１０の出
力端に供試装置２０の入力端が接続され、供試装置２０
の出力端には波形ディジタイザ３０の入力端が接続され
ている。セレクタ４１の入力端には、供試装置２０のＤ
ＳＰ２２の入出力端と、波形ディジタイザ３０のメモリ
３４の入出力端がそれぞれ接続されている。セレクタ４
１の出力端は、高速演算装置４３の入力端に接続されて
いる。高速演算装置４３の出力端には、セレクタ４２と
リザルトメモリ４４の入力端が接続されている。セレク
タ４２の出力端は、任意波形発生器１０のメモリ１１及
びセレクタ１３の入力端、さらに供試装置２０のＤＳＰ
２２の入力端に接続されている。高速演算装置４３と高
速演算装置コントロールメモリ４５とは入出力端とが相
互に接続されている。
に示された任意波形発生器１００と比較して、メモリ１
１とＤ／Ａ変換器１４との間にセレクタ１３が接続され
ている点が異なっている。この任意波形発生器１０の出
力端に供試装置２０の入力端が接続され、供試装置２０
の出力端には波形ディジタイザ３０の入力端が接続され
ている。セレクタ４１の入力端には、供試装置２０のＤ
ＳＰ２２の入出力端と、波形ディジタイザ３０のメモリ
３４の入出力端がそれぞれ接続されている。セレクタ４
１の出力端は、高速演算装置４３の入力端に接続されて
いる。高速演算装置４３の出力端には、セレクタ４２と
リザルトメモリ４４の入力端が接続されている。セレク
タ４２の出力端は、任意波形発生器１０のメモリ１１及
びセレクタ１３の入力端、さらに供試装置２０のＤＳＰ
２２の入力端に接続されている。高速演算装置４３と高
速演算装置コントロールメモリ４５とは入出力端とが相
互に接続されている。
【００１６】コントローラ４６の出力端は、これらの任
意波形発生器１０、供試装置２０、波形ディジタイザ３
０、セレクタ４１及び４２、高速演算装置４３、リザル
トメモリ４４の入力端に接続されている。バス５０は、
コントローラ４６、高速演算装置コントロールメモリ４
５、リザルトメモリ４４、ＣＰＵ４７との間でそれぞれ
相互接続されている。ＣＰＵ４７とＣＰＵコントロール
メモリ４８との間も相互接続されている。
意波形発生器１０、供試装置２０、波形ディジタイザ３
０、セレクタ４１及び４２、高速演算装置４３、リザル
トメモリ４４の入力端に接続されている。バス５０は、
コントローラ４６、高速演算装置コントロールメモリ４
５、リザルトメモリ４４、ＣＰＵ４７との間でそれぞれ
相互接続されている。ＣＰＵ４７とＣＰＵコントロール
メモリ４８との間も相互接続されている。
【００１７】図２に示された従来の試験装置と比較し、
新たにセレクタ４１及び４２、リザルトメモリ４４が設
けられた点が異なっている。セレクタ４１は、コントロ
ーラ４６の指令に基づき、供試装置２０のＤＳＰ２２の
入出力端、波形ディジタイザ３０のメモリ３４の入出力
端の４つの端子のうちいずれか一つを選択して途中経過
を示す信号を受信するものである。リザルトメモリ４４
は、高速演算装置４３が処理した演算結果を格納するも
のである。他の構成要素で、図２に示された構成要素と
同一のものについては同一番号を付して説明を省略する
。
新たにセレクタ４１及び４２、リザルトメモリ４４が設
けられた点が異なっている。セレクタ４１は、コントロ
ーラ４６の指令に基づき、供試装置２０のＤＳＰ２２の
入出力端、波形ディジタイザ３０のメモリ３４の入出力
端の４つの端子のうちいずれか一つを選択して途中経過
を示す信号を受信するものである。リザルトメモリ４４
は、高速演算装置４３が処理した演算結果を格納するも
のである。他の構成要素で、図２に示された構成要素と
同一のものについては同一番号を付して説明を省略する
。
【００１８】任意波形発生器１０において、メモリ１１
に格納されているデータに基づいてディジタル信号が生
成され、セレクタ１３を介してＤ／Ａ変換器１４に与え
られ、アナログ信号に変換される。この信号は、ローパ
スフィルタ１５により高周波成分が除去され、出力アン
プ１６によりインピーダンス整合および増幅された後出
力される。出力されたアナログ信号は供試装置２０に与
えられ、従来の場合と同様に信号処理が行われて波形デ
ィジタイザ３０に出力され、ディジタル信号に変換され
た後メモリ３４に格納される。
に格納されているデータに基づいてディジタル信号が生
成され、セレクタ１３を介してＤ／Ａ変換器１４に与え
られ、アナログ信号に変換される。この信号は、ローパ
スフィルタ１５により高周波成分が除去され、出力アン
プ１６によりインピーダンス整合および増幅された後出
力される。出力されたアナログ信号は供試装置２０に与
えられ、従来の場合と同様に信号処理が行われて波形デ
ィジタイザ３０に出力され、ディジタル信号に変換され
た後メモリ３４に格納される。
【００１９】従来の場合は、メモリ３４に格納されたデ
ータを一括して高速演算装置４３で処理するのみであっ
た。これに対し、本実施例ではこのような処理の他に、
コントローラ４６の指令に基づき動作するセレクタ４１
により、４つの出力端からの信号を選択して高速演算装
置４３に与えることができる。この４つの信号とは、供
試装置２０のＤＳＰ２２へ与えられる信号、ＤＳＰ２２
で処理された後の信号、波形ディジタイザ３０のメモリ
３４へ格納される前段階の信号、そして従来と同様にメ
モリ３４に格納され一括して読み出された信号が相当す
る。メモリ３４から出力される信号を除いた他の３つの
信号は、いずれも実時間で順次生成されるものである。 このため、高速演算装置４３は実時間でフーリエ変換や
フィルタリング、あるいはディジタル信号としての期待
値との比較等の信号処理をすることができる。またこの
演算装置４３は、高速演算装置コントロールメモリ４５
に予め格納されている処理アルゴリズムに従って信号処
理を行う。これにより、供試装置２０の動作速度に対し
て十分に速い実時間での処理が可能となる。
ータを一括して高速演算装置４３で処理するのみであっ
た。これに対し、本実施例ではこのような処理の他に、
コントローラ４６の指令に基づき動作するセレクタ４１
により、４つの出力端からの信号を選択して高速演算装
置４３に与えることができる。この４つの信号とは、供
試装置２０のＤＳＰ２２へ与えられる信号、ＤＳＰ２２
で処理された後の信号、波形ディジタイザ３０のメモリ
３４へ格納される前段階の信号、そして従来と同様にメ
モリ３４に格納され一括して読み出された信号が相当す
る。メモリ３４から出力される信号を除いた他の３つの
信号は、いずれも実時間で順次生成されるものである。 このため、高速演算装置４３は実時間でフーリエ変換や
フィルタリング、あるいはディジタル信号としての期待
値との比較等の信号処理をすることができる。またこの
演算装置４３は、高速演算装置コントロールメモリ４５
に予め格納されている処理アルゴリズムに従って信号処
理を行う。これにより、供試装置２０の動作速度に対し
て十分に速い実時間での処理が可能となる。
【００２０】高速演算装置４３で処理された結果は、リ
ザルトメモリ４４に格納される。またこの処理結果は、
セレクタ４２を介して任意波形発生器１０のメモリ１１
、セレクタ１３、あるいは供試装置２０のＤＳＰ２２に
入力することもできる。
ザルトメモリ４４に格納される。またこの処理結果は、
セレクタ４２を介して任意波形発生器１０のメモリ１１
、セレクタ１３、あるいは供試装置２０のＤＳＰ２２に
入力することもできる。
【００２１】コントローラ４６は、任意波形発生器１０
、供試装置２０、波形ディジタイザ３０、セレクタ４１
及び４２、高速演算装置４３及びリザルトメモリ４４の
動作制御を行う。またコントローラ４６、高速演算装置
コントロールメモリ４５及びリザルトメモリ４４とＣＰ
Ｕとの間の信号の入出力は、バス５０を介して行われる
。
、供試装置２０、波形ディジタイザ３０、セレクタ４１
及び４２、高速演算装置４３及びリザルトメモリ４４の
動作制御を行う。またコントローラ４６、高速演算装置
コントロールメモリ４５及びリザルトメモリ４４とＣＰ
Ｕとの間の信号の入出力は、バス５０を介して行われる
。
【００２２】このように本実施例によれば、従来同様に
メモリ３４からデータを受け取って、高速演算装置４３
でバッチ処理するだけでなく、任意波形発生器１０、供
試装置２０及び波形ディジタイザ３０における途中経過
の信号を受け取って実時間で処理することができる。こ
れにより、供試装置２０の測定評価を実時間で高速に行
うことが可能となる。また、供試装置２０の内部でＤＳ
Ｐ２２により行われるディジタル信号処理と等価な処理
を、供試装置２０の外部で高速演算装置４３によって行
うことも可能である。
メモリ３４からデータを受け取って、高速演算装置４３
でバッチ処理するだけでなく、任意波形発生器１０、供
試装置２０及び波形ディジタイザ３０における途中経過
の信号を受け取って実時間で処理することができる。こ
れにより、供試装置２０の測定評価を実時間で高速に行
うことが可能となる。また、供試装置２０の内部でＤＳ
Ｐ２２により行われるディジタル信号処理と等価な処理
を、供試装置２０の外部で高速演算装置４３によって行
うことも可能である。
【００２３】さらに、任意波形発生器１０のメモリ１１
へのデータの設定、波形ディジタイザ２０のメモリ３４
からの出力信号の転送等を、セレクタ４１及び４２を用
いることによって高速に行うことができ、評価時間を短
縮することができる。
へのデータの設定、波形ディジタイザ２０のメモリ３４
からの出力信号の転送等を、セレクタ４１及び４２を用
いることによって高速に行うことができ、評価時間を短
縮することができる。
【００２４】上述した実施例は一例であり、本発明を限
定するものではない。例えば、任意波形発生器、供試装
置、及び波形ディジタイザの途中経過のデータは、必ず
しも実施例と同様である必要はなく、他のノードからデ
ータを取り出して高速演算装置で処理してもよい。
定するものではない。例えば、任意波形発生器、供試装
置、及び波形ディジタイザの途中経過のデータは、必ず
しも実施例と同様である必要はなく、他のノードからデ
ータを取り出して高速演算装置で処理してもよい。
【００２５】
【発明の効果】以上説明したように本発明の半導体試験
装置は、信号を一括して処理するのでなく、波形発生器
、供試装置又は波形ディジタイザの途中経過のデータを
セレクタにより選択し、演算装置により処理することに
よって試験を行うため、実時間で高速に処理することが
できる。
装置は、信号を一括して処理するのでなく、波形発生器
、供試装置又は波形ディジタイザの途中経過のデータを
セレクタにより選択し、演算装置により処理することに
よって試験を行うため、実時間で高速に処理することが
できる。
【図１】本発明の一実施例による半導体試験装置の構成
を示したブロック図。
を示したブロック図。
【図２】従来の半導体試験装置の構成を示したブロック
図。
図。
１０ 任意波形発生器
１１ メモリ
１２ コントローラ
１３ セレクタ
１４ Ｄ／Ａ変換器
１５ ローパスフィルタ
１６ 出力アンプ
２０ 供試装置
２１ Ａ／Ｄ変換器
２２ ＤＳＰ
２３ コントローラ
２４ Ｄ／Ａ変換器
３０ 波形ディジタイザ
３１ 入力アンプ
３２ ローパスフィルタ
３３ Ａ／Ｄ変換器
３４ メモリ
３５ コントローラ
４１ セレクタ
４２ セレクタ
４３ 高速演算装置
４４ リザルトメモリ
４５ 高速演算装置コントロールメモリ４６ コン
トローラ ４７ ＣＰＵ ４８ ＣＰＵコントロールメモリ ５０ バス
トローラ ４７ ＣＰＵ ４８ ＣＰＵコントロールメモリ ５０ バス
Claims (1)
- 【請求項１】試験対象となる供試装置に与えるべき波形
を有する信号を生成する波形発生器と、前記波形発生器
が生成した前記信号を与えられて前記供試装置が出力し
たアナログ信号を与えられ、デジタル信号に変換する波
形ディジタイザと、前記波形発生器、前記供試装置、又
は前記波形ディジタイザのうち、いずれかの途中経過の
データを選択して受け取り出力するセレクタと、前記セ
レクタから出力された前記データを与えられて、試験に
必要な信号処理を行い、この処理結果を出力する演算装
置と、前記演算装置から出力された前記処理結果を格納
するメモリとを備えたことを特徴とする半導体試験装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034640A JP3053228B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034640A JP3053228B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273077A true JPH04273077A (ja) | 1992-09-29 |
| JP3053228B2 JP3053228B2 (ja) | 2000-06-19 |
Family
ID=12420026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034640A Expired - Fee Related JP3053228B2 (ja) | 1991-02-28 | 1991-02-28 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053228B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001183431A (ja) * | 1999-04-06 | 2001-07-06 | Advantest Corp | 試験装置および試験方法 |
| US7396464B2 (en) | 2001-11-07 | 2008-07-08 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Filter comprising rotatable, disk-shaped filter elements |
-
1991
- 1991-02-28 JP JP3034640A patent/JP3053228B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001183431A (ja) * | 1999-04-06 | 2001-07-06 | Advantest Corp | 試験装置および試験方法 |
| US7396464B2 (en) | 2001-11-07 | 2008-07-08 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Filter comprising rotatable, disk-shaped filter elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3053228B2 (ja) | 2000-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6864699B2 (en) | Apparatus for testing integrated circuits having an integrated unit for testing digital and analog signals | |
| US6966019B2 (en) | Instrument initiated communication for automatic test equipment | |
| JPS6188170A (ja) | 電子デバイス又は回路テスト方法及び装置 | |
| JPH10111341A (ja) | Ｉｃ試験装置 | |
| JP3053228B2 (ja) | 半導体試験装置 | |
| JP3918344B2 (ja) | 半導体試験装置 | |
| JPH10240560A (ja) | 波形信号処理装置 | |
| KR102663698B1 (ko) | 능동형 전류 보상 장치의 품질 검사 시스템 | |
| JPH05307619A (ja) | マイクロプロセッサのａｃ特性測定方法 | |
| WO2004003583A1 (en) | Instrument initiated communication for automatic test equipment | |
| KR930006962B1 (ko) | 반도체 시험방법 | |
| KR20240060080A (ko) | 능동형 누설전류 결합 전자파 차단기 | |
| JP3089193B2 (ja) | Ｉｃ試験装置 | |
| JPH04206864A (ja) | 半導体検査回路 | |
| JP2903443B2 (ja) | Ｉｃ試験装置 | |
| JP2002098738A (ja) | Ｉｃテスタ | |
| JP2006112934A (ja) | 半導体集積回路の検査装置及び検査方法 | |
| JP2002131382A (ja) | 半導体検査装置 | |
| JPH03277984A (ja) | 半導体集積回路試験パターン生成装置 | |
| JPH0643244A (ja) | 宇宙線計測装置 | |
| JPH02196522A (ja) | デイジタル制御装置 | |
| JPS62293736A (ja) | 試験回路つき集積回路 | |
| JP2000009814A (ja) | 半導体デバイス試験装置および半導体デバイス試験装置における試験方法 | |
| JPH02226076A (ja) | 半導体集積回路装置のモニタダイナミックバーンインテスト装置 | |
| JPH04240578A (ja) | Ｉｃテスター |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |