JPH04273382A - Ｌｓｉの論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数の論理回路がトライ
ステート素子を介して共通バスにアクセスするＬＳＩ論
理回路の論理シミュレーション方式に関する。

【０００２】

【従来の技術】近年のＶＬＳＩなどの製造技術の進歩に
ともない、１チップ上に実現できる回路の規模は飛躍的
に増大している。このため、１個のＶＬＳＩ中には論理
回路に加えて外部メモリとのインターフェイス回路やバ
ス回路までも実現することが可能になっており、このよ
うなＶＬＳＩには双方向の外部入出力ピン（バスピン）
が存在する。

【０００３】回路設計時に論理シミュレーションを行っ
て設計を検証するが、この双方向ピンを、あるパターン
のもとでは入力と見なしたり、また別のパターンのもと
では出力と見なす処理が必要である。また、ＶＬＳＩ製
造後の不良品を判別するために、あらかじめテストパタ
ーンを生成したり、生成したパターンの故障検出能力を
測定するために故障シミュレーションを行う。テストパ
ターンを生成する際、双方向ピンは、検出率が向上する
ように、場合に応じて入力と見なしたり出力と見なす処
理が必要となる。

【０００４】これまで、論理シミュレーションや故障シ
ミュレーション、テスト生成は大形計算機上のソフトウ
エアにより実現され処理を行っていたが、双方向ピンを
扱う場合には、その処理の特別のルーチンとして記述す
ることで対応していた。

【０００５】

【発明が解決しようとする課題】前述したように、従来
は、双方向ピンを扱うＬＳＩ論理回路の論理シミュレー
ションには、双方向ピンを入力と見なしたり、また、出
力と見なしたりする特別のルーチンとして記述して対処
していた。

【０００６】しかし、近年の回路の大規模化にともない
、一回のシミュレーションに要する時間が膨大になって
きた。これに対処するために、論理シミュレーションの
専用マシンが開発されているが、ゲートレベルのシミュ
レータでは双方向ゲートをモデルとして持たないものが
ある。この場合、計算機側は双方向ピンを扱うための特
別のルーチンを追加できないので、対象回路側に双方向
ピンを対処する付加回路が必要となる。

【０００７】本発明は双方向入出力素子をモデルとして
持たない論理シミュレーション上において、双方向の入
出力素子を含む論理回路の論理シミュレーションを容易
に行なうようにしたＬＳＩの論理シミュレーション方式
をを提供することを目的とする。

【０００８】

【課題を解決するための手段】前述の課題を解決するた
めに本発明が採用した手段を図１を参照して説明する。 図１は本発明の原理図である。

【０００９】一つの信号線に双方向の入出力ピンを含む
ワイヤード論理がとれない複数のトライステート素子が
接続するバネ回路を含むＬＳＩ回路の論理シミュレーシ
ョン方式であって、

【００１０】前記トライステート素子よりのステートに
対応する信号に対する演算を行なうトライステート演算
手段１と、

【００１１】前記トライステート素子よりのステートに
対応する信号より、前記バス回路に接続された双方向ピ
ンの信号入出力を判定するピン入出力判定手段２と、

【
００１２】前記ピン入出力判定手段２の判定する結果に
よって、双方向ピンおよび論理回路への入出力信号をセ
レクトする入出力信号セレクト手段３と、

【００１３】
前記トライステート素子より出力されるトライステート
に対応する信号と、前記双方向ピンを介して外部回路よ
り入力されるトライステートに対応した信号とを比較し
、バスコンフリクトの発生を検出するバスコンフリクト
検出手段４と、を備え、バスコンフリクトが、双方向ピ
ンを介して外部回路より入力される信号に起因して発生
するとき、前記入力値を訂正するようにする。

【００１４】

【作用】トライステート演算手段１では、トライステー
ト素子よりのステートに対応する信号に対する演算を行
なう。

【００１５】ピン入出力判定手段２では、トライステー
ト素子よりのステートに対応する信号より、共通バスに
接続された双方向ピンの信号入出力を判定する。

【００１６】入出力セレクト手段３では、ピン入出力判
定手手段２での判定結果にもとづいて、双方向ピンおよ
び論理回路への入出力信号をセレクトして出力する。

【００１７】バスコンフリクト検出手段４では、トライ
ステート素子より出力されるトライステート信号と、双
方向ピンを介して外部回路より入力されるトライステー
ト信号とを比較し、バスコンフリクトの発生を検出する
。

【００１８】以上のように、双方向入出力素子をモデル
として持たない論理シミュレータにおいて、論理回路よ
りのトライステート信号にもとずいて双方向ピンの信号
入出力を判定させるとともに、バスコンフリクトを検出
するようにしたので、双方向の入出力素子を含む論理回
路の論理シミュレーションを容易に行なわせることがで
きる。

【００１９】

【実施例】本発明の第１の実施例を図２〜４を参照して
説明する。図２は本発明の第１の実施例の構成図、図３
はモデル化のための具体的回路構成例を示す図、図４は
第１の実施例の動作説明図である。

【００２０】［第１の実施例の構成］図２において、ト
ライステート演算手段１、ピン入出力判定手段２および
入出力信号セレクト手段３、およびバスコンフリクト検
出手段４については図１で説明したとおりである。

【００２１】７は論理シミュレーションを行なう対象回
路であり、７ｏ　は対象回路よりの出力を、７ｉ　は対
象回路への入力である。

【００２２】対象回路７ｏ　内の７２ａおよび７２ｎは
３値状態すなわちトライステート素子（ＴＲＳＴ）であ
り、ケート入力（ａ）が１のときＴＲＳＴ７２ａの出力
（ｆ）はＺ、（ａ）が０のときはもう一方の入力（ｂ）
の信号値である０または１を出力する。

【００２３】９は対象回路と外部回路を接続する双方向
ピンであり、ｅｏ　は双方向ピンを介して外部回路に出
力する信号を、ｅｉ　は双方向ピンを介して外部回路よ
り入力される信号を示している。

【００２４】３１，３２および３３はセレクト回路であ
り、ピン入出力判定手段２より出力される制御信号に従
って、セレクト回路に入力される信号のいづれか一方を
セレクトして出力する。

【００２５】３３のセレクト回路Ｓ１に入力するｅｉ　
又はトライステート素子７２より出力されるＺと同じ信
号である。

【００２６】［第１の実施例の動作］第１の実施例の動
作を説明する前に、具体的回路構成例によるモデル化を
図３を参照して説明する。

【００２７】図３はＬＳＩ論理回路内の構成例を示した
ものであり、７ａ，７ｊおよび７ｎは論理回路である。 各論理回路７ａおよび７ｎよりの出力信号（ｂ）および
（ｄ）、入力信号（ｈ）は、それぞれドライバ７１ａお
よび７１ｎを介して、共通バス８にアクセスする。また
、各論理回路７ａ，７ｊ，７ｎへの入力は共通バス８よ
り、入力信号（ｈ）で示すように、直接入力される。

【００２８】ドライバ７１ａおよび７１ｎの制御入力（
ａ）および（ｃ）は、図示しないバスアビータより伝送
される。

【００２９】９は双方向ピンであり、共通バス８の外部
接続端子である。

【００３０】制御入力信号（ａ）が０となるとドライバ
７１ａはゲートオン、すなわち、低インピーダンスとな
り、出力信号（ｂ）を共通バス８に送出する。

【００３１】制御入力信号（ａ）が１となるとドライバ
７１ａはゲートオフ、すなわち、高インピーダンスとな
り、共通バス８よりの信号を入力信号（ｈ）として入力
する。ただし、入力した信号（ｈ）を回路７ａが処理入
力として図示しないレジスタにリードするか否かは回路
７ａが判定する。

【００３２】図２で示した回路７ｏ　の（ａ）（ｂ）（
ｃ）および（ｄ）は図３で示した制御信号（ａ）および
（ｃ）と出力信号（ｂ）および（ｄ）に対応する。また
、回路７ｉ　の入力信号（ｈ）は図３の回路７ａ，７ｊ
および７ｎの入力信号（ｈ）に対応する。

【００３３】トライステート素子ＴＲＳＴ７２ａは、図
３で示すドライバ７１ａが高インピーダンスの状態をＺ
に対応させた動作が行なわれる。

【００３４】すなわち （ａ）＝０，（ｂ）＝０のとき（ｆ）＝０（ａ）＝０，
（ｂ）＝１のとき（ｆ）＝１（ａ）＝１，（ｂ）＝０の
とき（ｆ）＝Ｚ（ａ）＝１，（ｂ）＝１のとき（ｆ）＝
Ｚなる信号を出力するものとする。

【００３５】ＴＲＳＴ７２ｎも同様の３状態に対応した
出力信号（ｇ）を出力する。

【００３６】トライステート演算手段１では入力を（ｆ
）および（ｇ）、出力を（ｘ）とするとき、

【００３７
】 （ｆ）＝０，（ｇ）＝０のとき（ｘ）＝０（ｆ）＝１，
（ｇ）＝０のとき（ｘ）＝Ｃ（ｆ）＝０，（ｇ）＝１の
とき（ｘ）＝Ｃ（ｆ）＝１，（ｇ）＝１のとき（ｘ）＝
１（ｆ）＝Ｚ，（ｇ）＝０のとき（ｘ）＝０（ｆ）＝Ｚ
，（ｇ）＝１のとき（ｘ）＝１（ｆ）＝０，（ｇ）＝Ｚ
のとき（ｘ）＝０（ｆ）＝１，（ｇ）＝Ｚのとき（ｘ）
＝１（ｆ）＝Ｚ，（ｇ）＝Ｚのとき（ｘ）＝Ｚなる演算
処理が行なわれる。Ｃは新たにコンフリクトを表わす信
号である。

【００３８】ピン入出力判定手段２では入力を（ｆ）お
よび（ｇ）、出力を（ｙ）とするとき、

【００３９】 （ｆ）＝Ｚ，（ｇ）＝Ｚのとき（ｙ）＝０（ｆ）および
（ｇ）が上記以外は全て（ｙ）＝１を出力する。

【００４０】セレクト回路Ｓ０　３１，Ｓ１　３２およ
びＳ２　３３は、ピン入出力判定手段２より出力される
制御信号値が０の場合は全て双方向ピン９より入力され
る信号（ｅｉ　）をセレクトして出力する。制御信号値
が１の場合はセレクト回路Ｓ０　３１はトライステート
演算手段１よりの出力（ｘ）をセレクト回路Ｓ１　３２
は信号（ｅｉｚ）をセレクト回路Ｓ２　３３はトライス
テート演算手段１よりの出力（ｘ）をセレクトして出力
する。

【００４１】バスコンフリクト検出手段４では、双方向
ピン９より入力される信号（ｅｉ　）とトライステート
演算手段１より出力される信号（ｘ）を比較し、

【００
４２】（ｘ）がＣのときは（ｅｉ　）の値に関係せずに
出力（Ｂｃｏｎ　）＝１ （ｘ）＝１，（ｅｉ　）＝０のとき（Ｂｃｏｎ　）＝１
（ｘ）＝０，（ｅｉ　）＝１のとき（Ｂｃｏｎ　）＝１
を出力し、入力信号（ｘ）および（ｅｉ　）が上記以外
は全て０にする。上記例では出力信号（Ｂｃｏｎ　）＝
１はバスコンフリクトの発生に対応している。

【００４３】つぎに、図４を参照して、第１の実施例の
動作を説明する。図４（Ａ），（Ｂ），（Ｃ）および（
Ｄ）ともに、第１列は図２に示す信号（ａ）（ｂ）……
（ｈ）を示し、第２列以後はその信号値を示している。

【００４４】図４（Ａ）は双方向ピンを入力と見なす場
合を示している。

【００４５】信号（ａ）および（ｃ）ともに１であるか
ら、信号（ｂ）および（ｄ）の値にかかわらず信号（ｆ
），（ｇ）および（ｘ）はＺとなり、信号（ｙ）は０に
なる。すなわち、回路Ｗ７は高インピーダンスとなり、
回路Ｗ７よりは信号は送出されない。

【００４６】この状態において、すなわち、（ｙ）が０
であるから、セレクト回路Ｓ１　３２、セレクト回路Ｓ
２　３３およびセレクト回路Ｓ０　３１は、ともに、信
号（ｅｉ　）をセレクトして、出力信号（ｈ）を出力し
、回路Ｗ７ｉ　へ送出する。

【００４７】図４（Ｂ）は双方向ピンを出力と見なす場
合を示している。

【００４８】信号（ａ），（ｂ），（ｃ）および（ｄ）
は、第２列から第５列に示すように、信号値によって４
通りの場合がある。第２列と第４列は図３で示す回路Ｗ
ａ　７ａより共通バス８に信号（ｂ）が送出された場合
に対応し、第３列と第５列は回路Ｗｎ　７ｎより共通バ
ス８に信号（ｄ）が送出された場合に対応する。

【００４９】第２列で、信号（ｃ）が１であるから（ｇ
）はＺ、（ｂ）が０であるから（ｘ）は０、また（ｙ）
は１を出力する。

【００５０】一方、双方向ピン９に接続された外部回路
は、信号受信状態であるから、（ｅｉ　）はＺである。

【００５１】セレクト回路Ｓ０　３１は、（ｙ）が１で
あるから、信号（ｘ）をセレクトして、出力信号（ｈ）
は０を出力し、回路Ｗ７ｉ　に送出する。

【００５２】セレクト回路Ｓ１　３２は、（ｙ）が１で
あるから、信号（ｘ）をセレクトして、出力信号（ｅｍ
　）はＺを出力する。

【００５３】セレクト回路Ｓ２　３３は、（ｙ）が１で
あるから、信号（ｘ）をセレクトして、出力信号（ｅｏ
　）は０を出力する。

【００５４】以下第３〜５列に対する信号入力に対して
も同様に動作し、信号（ｈ），（ｅｍ　）および（ｅｏ
　）を出力する。

【００５５】図４（ｃ）は双方向ピンからの入力値に起
因するバスコンフリクトを訂正する場合を示している。

【００５６】第２列から第５列の信号（ａ），（ｂ），
（ｃ）および（ｄ）の信号値に対して、信号（ｆ），（
ｇ），（ｘ）および（ｙ）が出力され、セレクト回路Ｓ
０　３１，Ｓ１　３２およびＳ２　３３よりの出力信号
（ｈ），（ｅｍ　）および（ｅｏ　）は、それぞれ、信
号（ｘ），（ｅｉｚ）および（ｘ）がセレクトされて出
力される。

【００５７】この時、双方向ピン９より入力される信号
（ｅｉ　）が信号（ｘ）の値と異なった場合はバスコン
フリクト検出手段４でコンフリクトが発生したことを出
力する信号（Ｂｃｏｎ　）を１として出力する。

【００５８】また、図４（Ｄ）は、図３で示す各回路の
ドライバの出力値に起因するバスコンフリクトを検出す
る場合を示している。

【００５９】第２および３列の信号（ａ），（ｂ），（
ｃ）および（ｄ）の信号値に対して、信号（ｆ），（ｇ
），（ｘ）および（ｙ）が出力され、各セレクト回路３
１，３２および３３よりの出力信号（ｈ），（ｅｍ　）
および（ｅｏ　）は、それぞれ、信号（ｘ），（ｅｉｚ
）および（ｘ）がセレクトされて出力される。

【００６０】また、バスコンフリクト検出信号４では、
信号（ｘ）がＣであるから、コンフリクトが発生したこ
とを示す信号（Ｂｃｏｎ　）を１として出力する。

【００６１】以上の説明においては、ピン入出力判定手
段２は回路Ｗ７ｏ　よりの信号（ｆ）および（９）をも
とに判定させていたが、トライステート演算手段１の出
力信号（ｘ）をもとにし、（ｘ）がＺのとき（ｙ）を０
、（ｘ）がＺ以外のときは（ｙ）を１とするようにして
も同様の結果が得られる。

【００６２】つぎに、本発明の第２の実施例を図５およ
び６を参照して説明する。図５は第２の実施例の構成図
、図６は同実施例の動作説明図である。

【００６３】［第２の実施例の構成］図５において、ト
ライステート演算手段１、ピン入出力判定手段２、入出
力信号セレクト手段３およびバスコンフリクト検出手段
４については図１で説明したとおりである。

【００６４】３４は入力フォルト発生部であり、双方向
ピンを介して外部に接続されている論理回路よりの信号
を誤まらせ、疑似障害を発生させる。

【００６５】３５は出力フォルト発生部であり、双方向
ピンを介して外部に接続されている論理回路への信号を
誤まらせ、疑似障害を発生させる。

【００６６】［第２の実施例の動作］つぎに、図６を参
照して、第２の実施例の動作を説明する。

【００６７】第２の実施例は論理回路の故障をシミュレ
ートさせる場合であり、論理回路の故障をシミュレート
する場合は、入力フォールト発生部３４および出力フォ
ールト発生部２５での疑似傷害を発生させる故障挿入信
号（ｆｌｔ）を１にする。

【００６８】図６（Ａ）は双方向ピン９を入力と見なし
た場合を示している。

【００６９】双方向ピン９を入力と見なす場合は、トラ
イステート演算手段１の出力信号（ｘ）はＺ、ピン入出
力判定手段２の出力信号（ｙ）は０であるから、セレク
ト回路３１，３２および３３は双方向ピン９よりの入力
信号（ｅｉ　）をセレクトして出力する。

【００７０】しかし、入力フォールト発生部３４への故
障挿入信号（ｆｌｔ）が１であるから、入力フォールト
発生部３４より出力され、セレクト回路Ｓ０３１に入力
される信号（Ｆｉ　）は信号（ｅｉ　）を誤まらせＤま
たはＥを出力する。

【００７１】その結果、回路Ｗ７ｉ　に入力される信号
（ｈ）は誤まった信号ＤまたはＥが入力される。

【００７２】入力フォールト発生部３４で信号を誤まら
せる方法としては、論理回路の故障をシミュレートでき
る特殊信号に変換する。すなわち、例えば、論理回路内
の或る回路が傷害であると想定すると、その回路が傷害
になったと等価な信号に変換して入力すれば論理回路を
シミュレートできる。実施例では、正常信号値が１で故
障信号値が０である場合を記号Ｄで示し、正常信号値が
０で故障信号値が１である場合を記号Ｅで示す。

【００７３】図６（Ｂ）は双方向ピンを出力と見なした
場合を示す。

【００７４】この場合は、ピン入出力判定手段２の出力
信号（ｙ）は１であるから、セレクト回路Ｓ０　３１お
よびＳ２　３３はトライステート演算手段１の出力信号
（ｘ）をセレクトして出力する。

【００７５】しかし、出力フォールト発生部３５への故
障挿入信号（ｆｌｔ）が１であるから、出力フォールト
発生部３５より出力され、セレクト回路Ｓ２３３に入力
される信号（Ｆｏ　）は信号（ｘ）を誤まらせてＤまた
はＥを出力する。

【００７６】その結果、双方向ピン９を介して出力され
る信号（ｅｏ　）は誤まった信号Ｄを出力する。しかし
、回路Ｗ７ｉ　へ入力される信号（ｈ）は誤りの無い信
号（ｘ）が入力され、外部回路の故障の場合をシミュレ
ートすることができる。

【００７７】出力フォールト発生部３５で信号を誤まら
せる方法は、前述した入出力フォールト発生部３４での
方法と同様であって、論理回路内の或る回路が故障とな
ったとき出力され信号と等価な信号に変換が行なわれる
。

【００７８】なお、論理シミュレーションを行なう場合
、各信号値が特定出来ずにシミュレーションを行う場合
があるが、そのような場合においても、トライステート
演算手段、ピン入出力判定手段、入出力信号セレクト手
段およびバスコンフリクト検出手段での動作は、各手段
に入力される信号値に対して、実施例で説明したと同様
の動作が行なわれる。

【００７９】以上、本発明の一実施例について説明した
が、本発明はこれらの実施例に限定されるものではなく
、その発明の主旨に従った各種変形が可能である。

【００８０】

【発明の効果】以上説明したように、本発明によれば次
の諸効果が得られる。

【００８１】■双方向入出力素子をモデルとして持たな
い論理シミュレータにおいて、論理回路よりのトライス
テート信号にもとずいて双方向ピンの信号入出力を判定
させるとともに、バスコンフリクトを検出するようにし
たので、双方向の入出力素子を含む論理回路の論理シミ
ュレーションを容易に行なわせることができる。

【００８２】■信号を誤まらせ、疑似障害を発生させる
ようにさせたので、障害時の動作を容易にシミュレート
させることができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１の実施例の構成図である。

【図３】モデル化のための具体的回路構成例を示す図で
ある。

【図４】第１の実施例の動作説明図である。

【図５】本発明の第２の実施例の構成図である。

【図６】第２の実施例の動作説明図である。

【符号の説明】

１　　　　　　トライステート演算手段２　　　　　　
ピン入出力判定手段 ３　　　　　　入出力信号セレクト手段４　　　　　　
バスコンフリクト検出手段７　　　　　　論理回路 ８　　　　　　共通バス ９　　　　　　双方向ピン ３１　　　　セレクト回路Ｓ０　 ３２　　　　セレクト回路Ｓ１　 ３３　　　　セレクト回路Ｓ２　 ３４　　　　入力フォルト発生部 ３５　　　　出力フォルト発生部 ７１　　　　ドライバ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　一つの信号線に双方向の入出力ピンを
   含むワイヤード論理がとれない複数のトライステート素
   子が接続するバス回路を含むＬＳＩ回路の論理シミュレ
   ーション方式であって、■前記トライステート素子より
   のステートに対応する信号に対する演算を行なうトライ
   ステート演算手段１と、■前記トライステート素子より
   のステートに対応する信号より、前記バス回路に接続さ
   れた双方向ピンの信号入出力を判定するピン入出力判定
   手段２と、■前記ピン入出力判定手段２の判定する結果
   によって、双方向ピンおよび論理回路への入出力信号を
   セレクトする入出力信号セレクト手段３と、■前記トラ
   イステート素子より出力されるトライステートに対応す
   る信号と、前記双方向ピンを介して外部回路より入力さ
   れるトライステートに対応した信号とを比較し、バスコ
   ンフリクトの発生を検出するバスコンフリクト検出手段
   ４と、を備え、バスコンフリクトが、双方向ピンを介し
   て外部回路より入力される信号に起因して発生するとき
   、前記入力値を訂正するようにしたことをを特徴とする
   ＬＳＩの論理シミュレーション方式。
2. 【請求項２】　　前記入出力信号セレクト手段３が、■
   双方向ピンを介してＬＳＩ回路に信号が入力される、入
   力信号を誤らせ、疑似障害を発生させる入力フォルト発
   生部３４と、■ＬＳＩ回路より双方向ピンを介して信号
   が出力される、出力信号を誤らせ、疑似障害を発生させ
   る出力フォルト発生部３５と、を備えたことを特徴とす
   る請求項１記載のＬＳＩの論理シミュレーション方式。