JPH04273445A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH04273445A JPH04273445A JP5818391A JP5818391A JPH04273445A JP H04273445 A JPH04273445 A JP H04273445A JP 5818391 A JP5818391 A JP 5818391A JP 5818391 A JP5818391 A JP 5818391A JP H04273445 A JPH04273445 A JP H04273445A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタな
どの薄膜半導体装置の構造及びその製造方法に関するも
のである。
どの薄膜半導体装置の構造及びその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、液晶ディスプレイのスイッチング
素子に用いる薄膜トランジスタはガラス等の絶縁基板上
に多結晶シリコンを堆積してソース、ドレイン、ゲート
及びゲート絶縁膜を形成した薄膜ＭＯＳＦＥＴが主に用
いられている。
素子に用いる薄膜トランジスタはガラス等の絶縁基板上
に多結晶シリコンを堆積してソース、ドレイン、ゲート
及びゲート絶縁膜を形成した薄膜ＭＯＳＦＥＴが主に用
いられている。
【０００３】図３は、従来のこのような薄膜トランジス
タの断面構成図である。同図において、透明絶縁基板１
上にゲート電極２を形成し、その上にゲート絶縁膜３を
堆積する。その上に多結晶Ｓｉを堆積してチャンネル部
９を形成する。そして、ソースおよびドレインとなるｎ
＋不純物領域４，４´をイオン注入法などの方法を用い
て形成している。そして、その上にソース電極およびド
レイン電極となる金属電極７，８を形成している。
タの断面構成図である。同図において、透明絶縁基板１
上にゲート電極２を形成し、その上にゲート絶縁膜３を
堆積する。その上に多結晶Ｓｉを堆積してチャンネル部
９を形成する。そして、ソースおよびドレインとなるｎ
＋不純物領域４，４´をイオン注入法などの方法を用い
て形成している。そして、その上にソース電極およびド
レイン電極となる金属電極７，８を形成している。
【０００４】
【発明が解決しようとする課題】上記のような構成では
、大面積基板を用いる場合、ステッパー、アライナーを
利用したフォトリソグラフィ技術では、パターンを形成
するのは非能率であり、また非常に難しい。そのため、
印刷のような大面積に適した方法でパターンを形成する
必要があるようになる。
、大面積基板を用いる場合、ステッパー、アライナーを
利用したフォトリソグラフィ技術では、パターンを形成
するのは非能率であり、また非常に難しい。そのため、
印刷のような大面積に適した方法でパターンを形成する
必要があるようになる。
【０００５】しかしながら、印刷によるパターンの精度
は２０μｍ以上であるため薄膜トランジスタのチャンネ
ル長をパターン形成精度以下にすることは無理であり、
また、チャンネル長のばらつきが大きいという問題点が
ある。
は２０μｍ以上であるため薄膜トランジスタのチャンネ
ル長をパターン形成精度以下にすることは無理であり、
また、チャンネル長のばらつきが大きいという問題点が
ある。
【０００６】この発明は上記のような問題点を解消し、
パターン形成技術の精度に依存せずに短いチャンネル長
で、かつチャンネル長のばらつきの小さい薄膜ＭＯＳト
ランジスタなどの薄膜半導体装置及びその製造方法を提
供することを目的とする。
パターン形成技術の精度に依存せずに短いチャンネル長
で、かつチャンネル長のばらつきの小さい薄膜ＭＯＳト
ランジスタなどの薄膜半導体装置及びその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る薄膜半導
体装置は半導体層の両端に形成されたソース、ドレイン
となる高濃度の不純物活性層に隣接して反対の導電型を
有する低濃度の不純物活性層を制御よく形成したもので
ある。不純物活性層はゲート電極の裏面露光によりレジ
ストパターンを形成しイオン注入を使用して形成する。 露光量の調節によりイオン注入を使用して形成する。露
光量の調節によりイオン注入のレジストパターンを基準
にして整合的に精度よく形成できる。
体装置は半導体層の両端に形成されたソース、ドレイン
となる高濃度の不純物活性層に隣接して反対の導電型を
有する低濃度の不純物活性層を制御よく形成したもので
ある。不純物活性層はゲート電極の裏面露光によりレジ
ストパターンを形成しイオン注入を使用して形成する。 露光量の調節によりイオン注入を使用して形成する。露
光量の調節によりイオン注入のレジストパターンを基準
にして整合的に精度よく形成できる。
【０００８】
【作用】この発明に係る薄膜半導体装置は上記の低濃度
の不純物活性層の長さが実効的なチャンネル長となるた
めゲートパターンの裏面露光量の調節によりチャンネル
長の短い薄膜半導体装置を精度よく形成できる。
の不純物活性層の長さが実効的なチャンネル長となるた
めゲートパターンの裏面露光量の調節によりチャンネル
長の短い薄膜半導体装置を精度よく形成できる。
【０００９】
【実施例】以下、この発明の一実施例を図１及び図２を
用いて説明する。図１は本発明の具体例としての薄膜Ｍ
ＯＳトランジスタの断面図を示したもので、透明絶縁基
板１上にゲート電極２が形成され、そのうえにゲート絶
縁膜３が堆積され、その上に半導体層６が形成され、そ
の両端に薄膜トランジスタのソース、ドレインとなる高
濃度の不純物活性層４，４´（ｎ＋）が形成されている
。また、この高濃度の不純物活性層４，４´に隣接して
反対の導電型を有する低濃度の不純物活性層５，５´（
ｐ−）がイオン注入により形成されている。さらに、低
濃度の不純物活性層５，５´の内側の領域の半導体層６
は不純物活性層４，４´と同じ導電型の低濃度不純物活
性層（ｎ−）となっている。
用いて説明する。図１は本発明の具体例としての薄膜Ｍ
ＯＳトランジスタの断面図を示したもので、透明絶縁基
板１上にゲート電極２が形成され、そのうえにゲート絶
縁膜３が堆積され、その上に半導体層６が形成され、そ
の両端に薄膜トランジスタのソース、ドレインとなる高
濃度の不純物活性層４，４´（ｎ＋）が形成されている
。また、この高濃度の不純物活性層４，４´に隣接して
反対の導電型を有する低濃度の不純物活性層５，５´（
ｐ−）がイオン注入により形成されている。さらに、低
濃度の不純物活性層５，５´の内側の領域の半導体層６
は不純物活性層４，４´と同じ導電型の低濃度不純物活
性層（ｎ−）となっている。
【００１０】次に、図２を用いて本発明の製造方法の一
例について説明する。まず、透明絶縁基板（たとえばガ
ラス）１上にゲート電極（たとえばＭｏ）２を形成する
（図２−１）。つぎに、ゲート絶縁膜（たとえばＳｉＯ
２）３をＣＶＤ法により堆積する。つぎに半導体層６と
してわずかにｎ型のポリＳｉ（ｎ−）をＣＶＤ法等によ
り堆積する。つぎに、レジスト１０を塗布し裏面より過
剰の露光を行ない、ゲートパターン幅より狭いレジスト
パターンを形成してｐ型の不純物であるボロンを〜１０
１３／ｃｍ２注入する（図２−２）。
例について説明する。まず、透明絶縁基板（たとえばガ
ラス）１上にゲート電極（たとえばＭｏ）２を形成する
（図２−１）。つぎに、ゲート絶縁膜（たとえばＳｉＯ
２）３をＣＶＤ法により堆積する。つぎに半導体層６と
してわずかにｎ型のポリＳｉ（ｎ−）をＣＶＤ法等によ
り堆積する。つぎに、レジスト１０を塗布し裏面より過
剰の露光を行ない、ゲートパターン幅より狭いレジスト
パターンを形成してｐ型の不純物であるボロンを〜１０
１３／ｃｍ２注入する（図２−２）。
【００１１】ついで、レジスト１０を剥離し、再度レジ
スト１１を塗布し裏面より適正量の露光を行ない、ゲー
トパターンとほぼ等しい幅のレジストパターンを形成し
てｎ型の不純物であるリンを〜１０１５／ｃｍ２注入し
て高濃度のｎ＋不純物層４，４´を形成する（図２−３
）。これによりｎ型高濃度不純物４，４´に隣接してｐ
型の低濃度不純物層４，４´に隣接してｐ型の低濃度不
純物活性層５，５´が形成できる。つぎにレジスト１１
を剥離し、窒素雰囲気中で６００℃，１０〜１００時間
のアニールを行ない、ポリＳｉ層６の活性化を行なう。 つぎに、常法によりポリＳｉ層６のパターンニングを行
ない、金属電極７，８の形成を行なう。
スト１１を塗布し裏面より適正量の露光を行ない、ゲー
トパターンとほぼ等しい幅のレジストパターンを形成し
てｎ型の不純物であるリンを〜１０１５／ｃｍ２注入し
て高濃度のｎ＋不純物層４，４´を形成する（図２−３
）。これによりｎ型高濃度不純物４，４´に隣接してｐ
型の低濃度不純物層４，４´に隣接してｐ型の低濃度不
純物活性層５，５´が形成できる。つぎにレジスト１１
を剥離し、窒素雰囲気中で６００℃，１０〜１００時間
のアニールを行ない、ポリＳｉ層６の活性化を行なう。 つぎに、常法によりポリＳｉ層６のパターンニングを行
ない、金属電極７，８の形成を行なう。
【００１２】つぎに、この例の薄膜トランジスタの動作
について説明する。ゲート電極２にしきい値電圧Ｖｔｈ
以上の電圧が加わると、Ｐ型の低濃度不純物活性層５，
５´は短い反転領域となり、この薄膜トランジスタは導
通状態となる。Ｐ型の低濃度不純物活性層５，５´が実
効的なチャンネルとなる。ソース・ドレイン間電圧Ｖｓ
ｄが十分に加わっている状態（Ｖｓｄ＞〜Ｖｇ−Ｖｔｈ
）では、ｎ型の低濃度不純物活性層６はドリフト領域と
してはたらく。また、しきい値電圧Ｖｔｈはｐ型の低濃
度不純物活性層５，５′へのイオン注入量により制御さ
れる。
について説明する。ゲート電極２にしきい値電圧Ｖｔｈ
以上の電圧が加わると、Ｐ型の低濃度不純物活性層５，
５´は短い反転領域となり、この薄膜トランジスタは導
通状態となる。Ｐ型の低濃度不純物活性層５，５´が実
効的なチャンネルとなる。ソース・ドレイン間電圧Ｖｓ
ｄが十分に加わっている状態（Ｖｓｄ＞〜Ｖｇ−Ｖｔｈ
）では、ｎ型の低濃度不純物活性層６はドリフト領域と
してはたらく。また、しきい値電圧Ｖｔｈはｐ型の低濃
度不純物活性層５，５′へのイオン注入量により制御さ
れる。
【００１３】
【発明の効果】以上のようにこの発明によれば、ゲート
電極上の半導体層に低濃度の不純物活性層を形成してい
るので、これが実効的なチャンネル長となるため、短チ
ャンネルの高速動作する薄膜半導体装置が得られる。ま
た、この発明による製造方法では、低濃度の不純物活性
層はゲート電極の裏面露光により形成されるため、ゲー
ト電極には自己整合しており、チャンネル長は露光量の
調整により精度良く、再現性良く形成できる。
電極上の半導体層に低濃度の不純物活性層を形成してい
るので、これが実効的なチャンネル長となるため、短チ
ャンネルの高速動作する薄膜半導体装置が得られる。ま
た、この発明による製造方法では、低濃度の不純物活性
層はゲート電極の裏面露光により形成されるため、ゲー
ト電極には自己整合しており、チャンネル長は露光量の
調整により精度良く、再現性良く形成できる。
【図１】本発明の一実施例による薄膜ＭＯＳトランジス
タを示す断面図である。
タを示す断面図である。
【図２】本発明の一実施例による薄膜ＭＯＳトランジス
タの製造方法を示す説明図である。
タの製造方法を示す説明図である。
【図３】従来の薄膜ＭＯＳトランジスタを示す断面図で
ある。
ある。
１ 透明絶縁基板
２ ゲート電極
３ ゲート絶縁膜
４ ｎ型の高濃度の不純物活性層
４′ ｎ型の高濃度の不純物活性層
５ ｐ型の低濃度の不純物活性層
５′ ｐ型の高濃度の不純物活性層
６ 半導体層
７ 金属電極
８ 金属電極
１０ レジスト
１１ レジスト
Claims (2)
- 【請求項１】 透明絶縁基板上に形成されたゲート電
極と、その上に形成されたゲート絶縁膜と半導体層を有
し、この半導体層の両端に形成されたソースおよびドレ
インとなる高濃度の不純物活性層に隣接して反対の導電
型を有する低濃度の不純物活性層を形成したことを特徴
とする薄膜半導体装置。 - 【請求項２】 透明絶縁基板上にゲート電極とゲート
絶縁膜を形成する工程と、その上に半導体層を形成する
工程と、その半導体層に低濃度と高濃度の不純物層を形
成するためのイオン注入工程と、そのイオン注入のレジ
ストマスクをゲート電極の裏面露光により形成する工程
と、熱処理を加えて前記イオン注入した不純物を活性化
する工程を有することを特徴とする薄膜半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058183A JP2553778B2 (ja) | 1991-02-28 | 1991-02-28 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058183A JP2553778B2 (ja) | 1991-02-28 | 1991-02-28 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04273445A true JPH04273445A (ja) | 1992-09-29 |
| JP2553778B2 JP2553778B2 (ja) | 1996-11-13 |
Family
ID=13076899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058183A Expired - Lifetime JP2553778B2 (ja) | 1991-02-28 | 1991-02-28 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2553778B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300659B1 (en) | 1994-09-30 | 2001-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and fabrication method for same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS62262464A (ja) * | 1986-05-09 | 1987-11-14 | Victor Co Of Japan Ltd | 薄膜半導体素子およびその製造方法 |
| JPS647567A (en) * | 1987-06-29 | 1989-01-11 | Ricoh Kk | Mos transistor |
-
1991
- 1991-02-28 JP JP3058183A patent/JP2553778B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPS62262464A (ja) * | 1986-05-09 | 1987-11-14 | Victor Co Of Japan Ltd | 薄膜半導体素子およびその製造方法 |
| JPS647567A (en) * | 1987-06-29 | 1989-01-11 | Ricoh Kk | Mos transistor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300659B1 (en) | 1994-09-30 | 2001-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor and fabrication method for same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2553778B2 (ja) | 1996-11-13 |
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Legal Events
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