JPH0680685B2 - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPH0680685B2 JPH0680685B2 JP61311828A JP31182886A JPH0680685B2 JP H0680685 B2 JPH0680685 B2 JP H0680685B2 JP 61311828 A JP61311828 A JP 61311828A JP 31182886 A JP31182886 A JP 31182886A JP H0680685 B2 JPH0680685 B2 JP H0680685B2
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- insulating film
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- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自己整合型薄膜トランジスタおよびその製造方
法に関する。
法に関する。
近年液晶フラットディスプレイ、あるいは長尺イメージ
センサの駆動デバイスとして使われる薄膜トランジスタ
の研究開発が盛んに行われている。
センサの駆動デバイスとして使われる薄膜トランジスタ
の研究開発が盛んに行われている。
フラットディスプレイの画品質向上やイメージセンサの
高速化のために、ゲート金属、ソース・ドレイン間容量
の低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、ED−84−70（1984））。
高速化のために、ゲート金属、ソース・ドレイン間容量
の低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、ED−84−70（1984））。
また、この自己整合型薄膜トランジスタは、トランジス
タ形成時の目合わせ精度を軽減できるため、上記大面積
デバイスを形成するときに有用な素子であり、特に非晶
質シリコンを用いた自己整合型薄膜トランジスタは非晶
質シリコンが低温処理で大面積に形成できることや、抵
抗が高く、オフ電流が小さい等の利点を有するため、特
に強くその開発を急がれている。
タ形成時の目合わせ精度を軽減できるため、上記大面積
デバイスを形成するときに有用な素子であり、特に非晶
質シリコンを用いた自己整合型薄膜トランジスタは非晶
質シリコンが低温処理で大面積に形成できることや、抵
抗が高く、オフ電流が小さい等の利点を有するため、特
に強くその開発を急がれている。
第３図（ｄ）に従来例の非晶質シリコンを用いた自己整
合型薄膜トランジスタの断面図を示す（電子通信学会電
子デバイス研究会技術報告、ED−83−70（1983））。こ
の構造の薄膜トランジスタの製造工程を第３図（ａ）〜
（ｄ）に示す。
合型薄膜トランジスタの断面図を示す（電子通信学会電
子デバイス研究会技術報告、ED−83−70（1983））。こ
の構造の薄膜トランジスタの製造工程を第３図（ａ）〜
（ｄ）に示す。
まず、第３図（ａ）に示すように、ガラス基板10にゲー
ト金属を形成し、パターニングし、ゲート電極11に成形
する。この上にゲート絶縁膜12、非晶質シリコン膜13を
順次形成し、所望の大きさにパターニングする。この上
にフォトレジスト15を塗布し、ガラス基板10側から紫外
光16を照射することによりフォトレジスト15を感光させ
る。このとき、ゲート金属がマスクとなってゲート金属
上のフォトレジスト15は感光しない。これを現像する
と、第３図（ｂ）に示すようにゲート金属の直上のみに
フォトレジスト６が残る。次に第３図（ｃ）に示すよう
に、この上にn+非晶質シリコン膜22を形成し、ソース・
ドレイン電極用金属19を蒸着する。次に、フォトレジス
ト15を除去し、不要なn+非晶質シリコン膜およびソース
・ドレイン用電極金属をリフトオフして取除けば第３図
（ｄ）のように自己整合型非晶質シリコン薄膜トランジ
スタが完成する。
ト金属を形成し、パターニングし、ゲート電極11に成形
する。この上にゲート絶縁膜12、非晶質シリコン膜13を
順次形成し、所望の大きさにパターニングする。この上
にフォトレジスト15を塗布し、ガラス基板10側から紫外
光16を照射することによりフォトレジスト15を感光させ
る。このとき、ゲート金属がマスクとなってゲート金属
上のフォトレジスト15は感光しない。これを現像する
と、第３図（ｂ）に示すようにゲート金属の直上のみに
フォトレジスト６が残る。次に第３図（ｃ）に示すよう
に、この上にn+非晶質シリコン膜22を形成し、ソース・
ドレイン電極用金属19を蒸着する。次に、フォトレジス
ト15を除去し、不要なn+非晶質シリコン膜およびソース
・ドレイン用電極金属をリフトオフして取除けば第３図
（ｄ）のように自己整合型非晶質シリコン薄膜トランジ
スタが完成する。
しかしながら、第３図（ａ）〜（ｄ）に示した薄膜トラ
ンジスタは特性的には満足できるものの、n+非晶質シリ
コン膜およびソース・ドレイン用電極金属のリフトオフ
工程が難しく、これが歩留り低下を来たし、生産的に問
題がある。
ンジスタは特性的には満足できるものの、n+非晶質シリ
コン膜およびソース・ドレイン用電極金属のリフトオフ
工程が難しく、これが歩留り低下を来たし、生産的に問
題がある。
本発明の目的は上述した非晶質シリコン薄膜トランジス
タの製造におけるリフトオフ工程を含まず、安定に製造
が行える自己整合型薄膜トランジスタおよびその製造方
法を提供することにある。
タの製造におけるリフトオフ工程を含まず、安定に製造
が行える自己整合型薄膜トランジスタおよびその製造方
法を提供することにある。
上記目的を達成するために、本発明は、絶縁性基板上に
形成されたゲート電極と、前記ゲート電極を覆うように
形成された第１の透明絶縁膜と、前記第１の透明絶縁膜
上に形成された島状の非晶質半導体膜と、前記非晶質半
導体薄膜内に形成されたソース・ドレイン領域と電気的
に接触するにように形成されたソース・ドレイン金属電
極からなる逆スタガ型薄膜トランジスタにおいて、前記
非晶質半導体膜上に形成された前記ゲート電極と同じ形
状の第２の絶縁膜下を除いた非晶質半導体薄膜の全部ま
たは前記第２の絶縁膜下を除いた前記絶縁性基板の非晶
質半導体表面部分に不純物を含むソース・ドレイン領域
を形成し、前記ソース・ドレイン領域の表面に前記第２
の絶縁膜と前記ソース・ドレイン金属電極の間に前記第
２の絶縁膜と自己整合的に形成されたシリサイドを設け
たものである。
形成されたゲート電極と、前記ゲート電極を覆うように
形成された第１の透明絶縁膜と、前記第１の透明絶縁膜
上に形成された島状の非晶質半導体膜と、前記非晶質半
導体薄膜内に形成されたソース・ドレイン領域と電気的
に接触するにように形成されたソース・ドレイン金属電
極からなる逆スタガ型薄膜トランジスタにおいて、前記
非晶質半導体膜上に形成された前記ゲート電極と同じ形
状の第２の絶縁膜下を除いた非晶質半導体薄膜の全部ま
たは前記第２の絶縁膜下を除いた前記絶縁性基板の非晶
質半導体表面部分に不純物を含むソース・ドレイン領域
を形成し、前記ソース・ドレイン領域の表面に前記第２
の絶縁膜と前記ソース・ドレイン金属電極の間に前記第
２の絶縁膜と自己整合的に形成されたシリサイドを設け
たものである。
また、上記目的を達成するために、本発明は、絶縁性基
板上にゲート電極を形成する工程と、前記ゲート電極を
覆うように第１の透明絶縁膜、非晶質半導体薄膜、第２
の透明絶縁膜を形成する工程と、前記非晶質半導体薄膜
を島状にパターニングする工程と、前記ゲート電極をマ
スクとして前記絶縁性基板側から露光して前記第２の絶
縁膜をパターニングする工程と、パターニングされた前
記第２の絶縁膜またはフォトレジストをマスクとして前
記非晶質半導体薄膜の一部に不純物を導入する工程と、
ソース・ドレイン金属電極を形成した後、前記ゲート電
極上部の第２の透明絶縁膜と重ならないように離して、
且つ、表面に露出したソース・ドレイン領域表面に形成
されたシリサイドを残して前記ソース・ドレイン金属電
極をパターニングし、前記ソース・ドレイン金属電極を
形成する工程を設けたものである。
板上にゲート電極を形成する工程と、前記ゲート電極を
覆うように第１の透明絶縁膜、非晶質半導体薄膜、第２
の透明絶縁膜を形成する工程と、前記非晶質半導体薄膜
を島状にパターニングする工程と、前記ゲート電極をマ
スクとして前記絶縁性基板側から露光して前記第２の絶
縁膜をパターニングする工程と、パターニングされた前
記第２の絶縁膜またはフォトレジストをマスクとして前
記非晶質半導体薄膜の一部に不純物を導入する工程と、
ソース・ドレイン金属電極を形成した後、前記ゲート電
極上部の第２の透明絶縁膜と重ならないように離して、
且つ、表面に露出したソース・ドレイン領域表面に形成
されたシリサイドを残して前記ソース・ドレイン金属電
極をパターニングし、前記ソース・ドレイン金属電極を
形成する工程を設けたものである。
第１図（ａ），（ｂ）において、ソース・ドレイン領域
17はゲート電極11とほぼ同形状に形成された第２の絶縁
膜14によりゲート電極11と自己整合的に形成されてお
り、このためソース・ドレイン領域とゲート金属の重な
り容量はほとんどなく、重なり容量のばらつきによる液
晶ディスプレイの高画品質やイメージセンサにおけるト
ランジスタスイッチ動作による雑音の低減が図られる。
17はゲート電極11とほぼ同形状に形成された第２の絶縁
膜14によりゲート電極11と自己整合的に形成されてお
り、このためソース・ドレイン領域とゲート金属の重な
り容量はほとんどなく、重なり容量のばらつきによる液
晶ディスプレイの高画品質やイメージセンサにおけるト
ランジスタスイッチ動作による雑音の低減が図られる。
トランジスタオン時にはチャネルとソース・ドレイン電
極20はシリサイド層21により接続される。このシリサイ
ド層21は面積抵抗が５〜100Kオーム／□と小さいため、
比較的抵抗の高い非晶質シリコンソース・ドレイン領域
17（108〜109オーム／□）のみの場合に比べてオン抵抗
の低下はなく、デバイス動作が可能になる。
極20はシリサイド層21により接続される。このシリサイ
ド層21は面積抵抗が５〜100Kオーム／□と小さいため、
比較的抵抗の高い非晶質シリコンソース・ドレイン領域
17（108〜109オーム／□）のみの場合に比べてオン抵抗
の低下はなく、デバイス動作が可能になる。
また、第２図（ａ）〜（ｄ）において、ゲート電極11を
マスクとして背面露光により作られた第２の絶縁膜14を
マスクとして不純物の導入が図られ、この上に形成され
るシリサイド層21を利用して自己整合型トランジスタが
形成されるため、従来のフォトレジストのリフトオフ工
程によるものと比べて安定にデバイス形成が可能にな
る。
マスクとして背面露光により作られた第２の絶縁膜14を
マスクとして不純物の導入が図られ、この上に形成され
るシリサイド層21を利用して自己整合型トランジスタが
形成されるため、従来のフォトレジストのリフトオフ工
程によるものと比べて安定にデバイス形成が可能にな
る。
さらに、ソース・ドレイン電極のパターニングにはゲー
ト電極とソース・ドレイン電極のパターンが重ならなく
てもよいため、目合わせ精度は厳しくなく、大面積デバ
イスには適したトランジスタである。
ト電極とソース・ドレイン電極のパターンが重ならなく
てもよいため、目合わせ精度は厳しくなく、大面積デバ
イスには適したトランジスタである。
次に本発明の実施例について図面を参照にして説明す
る。第１図（ａ），（ｂ）は本発明に係る薄膜トランジ
スタを示す平面図と断面図、第２図（ａ）〜（ｄ）は本
発明に係る薄膜トランジスタの製造方法を工程順に示し
た素子の断面図である。第１図（ａ），（ｂ）および第
２図（ａ）〜（ｄ）を用いて本発明の実施例を説明す
る。
る。第１図（ａ），（ｂ）は本発明に係る薄膜トランジ
スタを示す平面図と断面図、第２図（ａ）〜（ｄ）は本
発明に係る薄膜トランジスタの製造方法を工程順に示し
た素子の断面図である。第１図（ａ），（ｂ）および第
２図（ａ）〜（ｄ）を用いて本発明の実施例を説明す
る。
まず、絶縁性基板としてのガラス基板10上にゲート金属
としてクロミウムを100nm蒸着し、パターニングしてゲ
ート電極11に成形する。次に、ゲート絶縁膜12としてSi
Nxを300nm、非晶質シリコン膜13を50nm、第２の絶縁膜1
4としてSiOx14を100nmプラズマCVD法により形成した
後、非晶質シリコン膜13と第２の絶縁膜14を島状にパタ
ーニングする。さらに、フォトレジスト15を被覆した
後、ガラス基板10側から紫外光16を照射してゲート電極
をマスクとしてフォトレジスト15を感光させる（第２図
（ａ））。このとき紫外光の照射時間は５〜10分でゲー
ト金属とほぼ同じ形状にフォトレジスト15を感光するこ
とができた。
としてクロミウムを100nm蒸着し、パターニングしてゲ
ート電極11に成形する。次に、ゲート絶縁膜12としてSi
Nxを300nm、非晶質シリコン膜13を50nm、第２の絶縁膜1
4としてSiOx14を100nmプラズマCVD法により形成した
後、非晶質シリコン膜13と第２の絶縁膜14を島状にパタ
ーニングする。さらに、フォトレジスト15を被覆した
後、ガラス基板10側から紫外光16を照射してゲート電極
をマスクとしてフォトレジスト15を感光させる（第２図
（ａ））。このとき紫外光の照射時間は５〜10分でゲー
ト金属とほぼ同じ形状にフォトレジスト15を感光するこ
とができた。
フォトレジスト15をパターニングした後、フォトレジス
ト15をマスクにして第２の絶縁膜14をパターニングし、
該第２の絶縁膜14あるいはフォトレジスト15をマスクに
して不純物原子18として燐を非晶質シリコン膜13中に導
入した。不純物の導入としてはイオン注入により燐を５
×1015cm2,40kVで非晶質シリコン膜13中に打込んだ（第
２図（ｂ））。続いてソース・ドレイン電極用金属19と
してクロミウムを150nm蒸着する。（第２図（ｃ））。
このとき、ソース・ドレイン領域17の非晶質シリコン膜
13とクロミウムの間にはシリサイド層21が形成される
が、確実にシリサイド層を形成するためには150℃20分
間アニールするとよい。このときのシリサイド層21の抵
抗は約10kオーム／□と低抵抗であった。その後、ソー
ス・ドレイン電極20をパターニングすることにより不要
なソース・ドレイン電極用金属19を除去することにより
薄膜トランジスタが完成される（第２図（ｄ））。この
場合、クロミウムをエッチングするときにはシリサイド
層21はエッチングされないようにする必要がある。この
とき、ソース・ドレイン電極20間の長さはゲート電極11
の長さより大きくてよい（例えばゲート電極長10nm（チ
ャネル長）に対しソース・ドレイン間長25nmであっ
た。）。
ト15をマスクにして第２の絶縁膜14をパターニングし、
該第２の絶縁膜14あるいはフォトレジスト15をマスクに
して不純物原子18として燐を非晶質シリコン膜13中に導
入した。不純物の導入としてはイオン注入により燐を５
×1015cm2,40kVで非晶質シリコン膜13中に打込んだ（第
２図（ｂ））。続いてソース・ドレイン電極用金属19と
してクロミウムを150nm蒸着する。（第２図（ｃ））。
このとき、ソース・ドレイン領域17の非晶質シリコン膜
13とクロミウムの間にはシリサイド層21が形成される
が、確実にシリサイド層を形成するためには150℃20分
間アニールするとよい。このときのシリサイド層21の抵
抗は約10kオーム／□と低抵抗であった。その後、ソー
ス・ドレイン電極20をパターニングすることにより不要
なソース・ドレイン電極用金属19を除去することにより
薄膜トランジスタが完成される（第２図（ｄ））。この
場合、クロミウムをエッチングするときにはシリサイド
層21はエッチングされないようにする必要がある。この
とき、ソース・ドレイン電極20間の長さはゲート電極11
の長さより大きくてよい（例えばゲート電極長10nm（チ
ャネル長）に対しソース・ドレイン間長25nmであっ
た。）。
本薄膜トランジスタの製造においては、第１の絶縁膜12
としてSiOx,第２の絶縁膜14としてSiOxを使用したが、S
iOx,SiNx,TaOx等透明絶縁膜ならば使用可能である。ま
た形成法においてもスパッタ法、光CVD法等使用可能で
ある。
としてSiOx,第２の絶縁膜14としてSiOxを使用したが、S
iOx,SiNx,TaOx等透明絶縁膜ならば使用可能である。ま
た形成法においてもスパッタ法、光CVD法等使用可能で
ある。
また、ソース・ドレイン電極用金属19としてはクロミウ
ムの他、ニッケル，モリブデン，バラヂウム等でもよ
く、クロミウム−アルミニウム，クロミウム−ニッケ
ル，ニッケル−金等の積層構造、または合金でも可能で
ある。
ムの他、ニッケル，モリブデン，バラヂウム等でもよ
く、クロミウム−アルミニウム，クロミウム−ニッケ
ル，ニッケル−金等の積層構造、または合金でも可能で
ある。
以上説明したように本発明の製造方法においてはその工
程の中にリフトオフ工程が含まれていないため、従来と
比べて歩留りよく自己整合型薄膜トランジスタを形成す
ることができる。
程の中にリフトオフ工程が含まれていないため、従来と
比べて歩留りよく自己整合型薄膜トランジスタを形成す
ることができる。
また、第１図（ａ），（ｂ）の構造から分かるようにゲ
ート電極と自己整合的に形成されたソース・ドレイン領
域とシリサイド層のためにチャネル部とソース・ドレイ
ン電極が低抵抗にてつながり、実際に形成された薄膜ト
ランジスタではチャネル幅40μm,チャネル長10μｍの素
子において、ソース・ドレイン間に10V,ゲート電圧に15
V印加したオン電流は２〜４×10-6A,移動度0.2〜0.4cm2
/v・secと非晶質シリコントランジスタとして十分な特
性を有しており、またオフ電流も２〜８×10-12Ａと十
分小さく、液晶ディスプレイやイメージセンサに使える
ことが明らかになった。
ート電極と自己整合的に形成されたソース・ドレイン領
域とシリサイド層のためにチャネル部とソース・ドレイ
ン電極が低抵抗にてつながり、実際に形成された薄膜ト
ランジスタではチャネル幅40μm,チャネル長10μｍの素
子において、ソース・ドレイン間に10V,ゲート電圧に15
V印加したオン電流は２〜４×10-6A,移動度0.2〜0.4cm2
/v・secと非晶質シリコントランジスタとして十分な特
性を有しており、またオフ電流も２〜８×10-12Ａと十
分小さく、液晶ディスプレイやイメージセンサに使える
ことが明らかになった。
さらに、本発明によれば自己整合型トランジスタが得ら
れるため、寄生容量の低減ができ、デバイスの高性能化
を実現できる効果を有するものである。
れるため、寄生容量の低減ができ、デバイスの高性能化
を実現できる効果を有するものである。
第１図（ａ）は本発明の自己整合型薄膜トランジスタを
示す平面図、（ｂ）は同断面図、第２図（ａ）〜（ｄ）
は本発明の自己整合型薄膜トランジスタの製造プロセス
を示す断面図、第３図（ａ）〜（ｄ）は従来例の自己整
合型薄膜トランジスタの製造プロセスを示す断面図であ
る。 10…ガラス基板、11…ゲート電極 12…第１の絶縁膜、13…非晶質シリコン膜 14…第２の絶縁膜、15…フォトレジスト 16…紫外光、17…ソース・ドレイン領域 18…不純物原子、19…ソース・ドレイン電極用金属 20…ソース・ドレイン電極、21…シリサイド層 22…n+非晶質シリコン層
示す平面図、（ｂ）は同断面図、第２図（ａ）〜（ｄ）
は本発明の自己整合型薄膜トランジスタの製造プロセス
を示す断面図、第３図（ａ）〜（ｄ）は従来例の自己整
合型薄膜トランジスタの製造プロセスを示す断面図であ
る。 10…ガラス基板、11…ゲート電極 12…第１の絶縁膜、13…非晶質シリコン膜 14…第２の絶縁膜、15…フォトレジスト 16…紫外光、17…ソース・ドレイン領域 18…不純物原子、19…ソース・ドレイン電極用金属 20…ソース・ドレイン電極、21…シリサイド層 22…n+非晶質シリコン層
Claims (2)
- 【請求項１】絶縁性基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成された第１の透明絶縁
膜と、前記第１の透明絶縁膜上に形成された島状の非晶
質半導体膜と、前記非晶質半導体薄膜内に形成されたソ
ース・ドレイン領域と電気的に接触するように形成され
たソース・ドレイン金属電極からなる逆スタガ型薄膜ト
ランジスタにおいて、前記非晶質半導体膜上に形成され
た前記ゲート電極と同じ形状の第２の絶縁膜下を除いた
非晶質半導体薄膜の全部または前記第２の絶縁膜下を除
いた前記絶縁性基板の非晶質半導体表面部分に不純物を
含むソース・ドレイン領域を形成し、前記ソース・ドレ
イン領域の表面に前記第２の絶縁膜と前記ソース・ドレ
イン金属電極の間に前記第２の絶縁膜と自己整合的に形
成されたシリサイドを設置したことを特徴とする薄膜ト
ランジスタ。 - 【請求項２】絶縁性基板上にゲート電極を形成する工程
と、前記ゲート電極を覆うように第１の透明絶縁膜、非
晶質半導体薄膜、第２の透明絶縁膜を形成する工程と、
前記非晶質半導体薄膜を島状にパターニングする工程
と、前記ゲート電極をマスクとして前記絶縁性基板側か
ら露光して前記第２の絶縁膜をパターニングする工程
と、パターニングされた前記第２の絶縁膜またはフォト
レジストをマスクとして前記非晶質半導体薄膜の一部に
不純物を導入する工程と、ソース・ドレイン金属電極を
形成した後、前記ゲート電極上部の第２の透明絶縁膜と
重ならないように離して、且つ、表面に露出したソース
・ドレイン領域表面に形成されたシリサイドを残して前
記ソース・ドレイン金属電極をパターニングし、前記ソ
ース・ドレイン金属電極を形成する工程を含むことを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311828A JPH0680685B2 (ja) | 1986-12-29 | 1986-12-29 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61311828A JPH0680685B2 (ja) | 1986-12-29 | 1986-12-29 | 薄膜トランジスタとその製造方法 |
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Family
ID=18021888
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-
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- 1986-12-29 JP JP61311828A patent/JPH0680685B2/ja not_active Expired - Lifetime
Also Published As
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| JPS63168052A (ja) | 1988-07-12 |
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