JPH04273717A - インターフェース回路 - Google Patents
インターフェース回路Info
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- JPH04273717A JPH04273717A JP3034780A JP3478091A JPH04273717A JP H04273717 A JPH04273717 A JP H04273717A JP 3034780 A JP3034780 A JP 3034780A JP 3478091 A JP3478091 A JP 3478091A JP H04273717 A JPH04273717 A JP H04273717A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】この発明は、ＴＶ／ＶＴＲ等の信
号処理回路に用いて好適な、ロジック出力とアナログ回
路のインターフェース回路に関する。
号処理回路に用いて好適な、ロジック出力とアナログ回
路のインターフェース回路に関する。
【０００３】
【従来の技術】従来のロジック・インターフェース回路
を図４に示す。ここに取り上げたのは、Ｉ２ Ｌ（Ｉｎ
ｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）
回路であり、Ｇ１ およびＧ２ がロジックからの出力
ゲートである。まず、ａの回路では、出力回路Ｇ１ の
出力を基準電圧ＶＲＥＦ から抵抗Ｒ１ を介して接続
されたトランジスタＱ１ のベースに接続する。トラン
ジスタＱ１ のエミッタはＧＮＤに、コレクタは抵抗Ｒ
２ を介して電源Ｖｃｃに接続する。Ｉ２ Ｌ回路の出
力ゲートＧ１ はオープンコレクタ形状になっており、
入力電圧Ｖｉｎ１ がＬＯ のとき出力ゲートＧ１ 出
力はＨｉ（オープン）になる。このとき、トランジスタ
Ｑ１ ベースには基準電圧ＶＲＥＦ が抵抗Ｒ１ を介
して加わるためトランジスタＱ１ はオンし、コレクタ
電位がＬＯ となり、飽和する。逆に、入力電圧Ｖｉｎ
１ がＨｉのときには、出力ゲートＧ１ の出力はＬＯ
（飽和）し、トランジスタＱ１ のベース電位を飽和
レベル（トランジスタのコレクタ−エミッタ間飽和電圧
約 ０．１Ｖ）とする。したがって、トランジスタＱ１
はカットオフし、抵抗Ｒ２ に電流が流れず出力電圧
ＶＯ１はＨｉ（Ｖｃｃ）となる。
を図４に示す。ここに取り上げたのは、Ｉ２ Ｌ（Ｉｎ
ｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ）
回路であり、Ｇ１ およびＧ２ がロジックからの出力
ゲートである。まず、ａの回路では、出力回路Ｇ１ の
出力を基準電圧ＶＲＥＦ から抵抗Ｒ１ を介して接続
されたトランジスタＱ１ のベースに接続する。トラン
ジスタＱ１ のエミッタはＧＮＤに、コレクタは抵抗Ｒ
２ を介して電源Ｖｃｃに接続する。Ｉ２ Ｌ回路の出
力ゲートＧ１ はオープンコレクタ形状になっており、
入力電圧Ｖｉｎ１ がＬＯ のとき出力ゲートＧ１ 出
力はＨｉ（オープン）になる。このとき、トランジスタ
Ｑ１ ベースには基準電圧ＶＲＥＦ が抵抗Ｒ１ を介
して加わるためトランジスタＱ１ はオンし、コレクタ
電位がＬＯ となり、飽和する。逆に、入力電圧Ｖｉｎ
１ がＨｉのときには、出力ゲートＧ１ の出力はＬＯ
（飽和）し、トランジスタＱ１ のベース電位を飽和
レベル（トランジスタのコレクタ−エミッタ間飽和電圧
約 ０．１Ｖ）とする。したがって、トランジスタＱ１
はカットオフし、抵抗Ｒ２ に電流が流れず出力電圧
ＶＯ１はＨｉ（Ｖｃｃ）となる。
【０００４】次に、ｂの回路では、出力ゲートＧ２ の
出力を基準電流ＩＲＥＦ およびトランジスタＱ２ の
ベース接続点に入力する。入力電圧Ｖｉｎ２ がＬＯ
のとき、出力ゲートＧ２ 出力はＨｉ（オープン）にな
り、基準電流ＩＲＥＦ がすべてトランジスタＱ２ ベ
ースに流れるため、トランジスタＱ２ はオンする。ト
ランジスタＱ２ のコレクタ電位はＬＯ となり、出力
電圧ＶＯ２もＬＯ となる。入力電圧Ｖｉｎ２ がＨｉ
のとき、出力ゲートＧ２ 出力電位はＬＯ となり、基
準電流ＩＲＥＦ の電流をすべて引き込む。したがって
、トランジスタＱ２ ベース電圧はＬＯ となり、Ｑ２
がカットオフする。このときの出力電圧ＶＯ２はＨｉ
となる。
出力を基準電流ＩＲＥＦ およびトランジスタＱ２ の
ベース接続点に入力する。入力電圧Ｖｉｎ２ がＬＯ
のとき、出力ゲートＧ２ 出力はＨｉ（オープン）にな
り、基準電流ＩＲＥＦ がすべてトランジスタＱ２ ベ
ースに流れるため、トランジスタＱ２ はオンする。ト
ランジスタＱ２ のコレクタ電位はＬＯ となり、出力
電圧ＶＯ２もＬＯ となる。入力電圧Ｖｉｎ２ がＨｉ
のとき、出力ゲートＧ２ 出力電位はＬＯ となり、基
準電流ＩＲＥＦ の電流をすべて引き込む。したがって
、トランジスタＱ２ ベース電圧はＬＯ となり、Ｑ２
がカットオフする。このときの出力電圧ＶＯ２はＨｉ
となる。
【０００５】図５はＭＯＳやＴＴＬのロジック回路ＬＧ
の出力を、アナログ回路に入力した従来のインターフェ
ース回路を示すものである。特別の場合を除いて、ＭＯ
ＳやＴＴＬのロジック回路ＬＧの出力段はプッシュプル
型である。いま、インターフェース回路の入力にロジッ
ク回路ＬＧの出力からＨｉの入力電圧Ｖｉｎ３ が抵抗
Ｒ４ を介して印加されたときのトランジスタＱ３ の
ベース電位はＨｉとなる。トランジスタＱ３ はオンし
、出力電圧ＶＯ３はＬＯ となる。逆に、ロジック出力
がＬＯ の場合には、トランジスタＱ３ のベース電位
もＬＯ になるので、Ｑ３ はカットオフし、出力はＨ
ｉとなる。
の出力を、アナログ回路に入力した従来のインターフェ
ース回路を示すものである。特別の場合を除いて、ＭＯ
ＳやＴＴＬのロジック回路ＬＧの出力段はプッシュプル
型である。いま、インターフェース回路の入力にロジッ
ク回路ＬＧの出力からＨｉの入力電圧Ｖｉｎ３ が抵抗
Ｒ４ を介して印加されたときのトランジスタＱ３ の
ベース電位はＨｉとなる。トランジスタＱ３ はオンし
、出力電圧ＶＯ３はＬＯ となる。逆に、ロジック出力
がＬＯ の場合には、トランジスタＱ３ のベース電位
もＬＯ になるので、Ｑ３ はカットオフし、出力はＨ
ｉとなる。
【０００６】以上のように、各ロジック出力とアナログ
回路のインターフェースは簡単な回路で実現できる。
回路のインターフェースは簡単な回路で実現できる。
【０００７】これらインターフェース回路は一般的にロ
ジック回路基板上にではなく、アナログ基板上に形成す
る。前述のように、これらインターフェース回路は飽和
するので、インターフェース回路付近のアナログ回路に
入力ロジック信号をリークしてしまうという欠点がある
。ＮＰＮトランジスタが飽和すると通常は基板表面から
サブストレートに向かう垂直方向に構成しているトラン
ジスタだけでなく、基板表面の水平方向にも数々の寄生
トランジスタがオンする。製造プロセスにおいてこれら
寄生トランジスタの影響を少なくする対策が成されてい
るが、完全に寄生トランジスタの影響を取り除けるもの
ではない。
ジック回路基板上にではなく、アナログ基板上に形成す
る。前述のように、これらインターフェース回路は飽和
するので、インターフェース回路付近のアナログ回路に
入力ロジック信号をリークしてしまうという欠点がある
。ＮＰＮトランジスタが飽和すると通常は基板表面から
サブストレートに向かう垂直方向に構成しているトラン
ジスタだけでなく、基板表面の水平方向にも数々の寄生
トランジスタがオンする。製造プロセスにおいてこれら
寄生トランジスタの影響を少なくする対策が成されてい
るが、完全に寄生トランジスタの影響を取り除けるもの
ではない。
【０００８】また、インターフェース回路が飽和で動作
するため、パルスの遅延が大きいという問題もある。ト
ランジスタが飽和すると、必要以上の電流がベースに流
れ込むので、ベースに電荷が蓄積される。飽和から抜け
出すときに、この蓄積電荷を早く取り除かないと、飽和
からカットオフに移行するタイミングが遅れ、出力パル
スの立ち上がりが遅れることになる。ＭＯＳやＴＴＬの
場合、引き抜き動作を抵抗Ｒ４ を介して行うので、そ
の引き抜き電流は抵抗Ｒ４ により制限される。Ｉ２
Ｌの場合にはオープンコレクタ形式なので、電流の引き
抜きは早く行うことができるが、逆にトランジスタをオ
ンさせる場合に、Ｒ１ の抵抗値を小さくしないと、寄
生コンデンサの影響で、ベース立ち上がり波形がなまる
ことになる。ＭＯＳ、ＴＴＬおよびＩ２ Ｌのどの場合
においても、ベース抵抗（Ｒ１ 、ＩＲＥＦ およびＲ
４ に相当）を小さくした方がスピードは早くなるが、
ベースオン電流が大きくなるので。インターフェース回
路の消費電流が大きくなるという不具合をもたらしてし
まう。
するため、パルスの遅延が大きいという問題もある。ト
ランジスタが飽和すると、必要以上の電流がベースに流
れ込むので、ベースに電荷が蓄積される。飽和から抜け
出すときに、この蓄積電荷を早く取り除かないと、飽和
からカットオフに移行するタイミングが遅れ、出力パル
スの立ち上がりが遅れることになる。ＭＯＳやＴＴＬの
場合、引き抜き動作を抵抗Ｒ４ を介して行うので、そ
の引き抜き電流は抵抗Ｒ４ により制限される。Ｉ２
Ｌの場合にはオープンコレクタ形式なので、電流の引き
抜きは早く行うことができるが、逆にトランジスタをオ
ンさせる場合に、Ｒ１ の抵抗値を小さくしないと、寄
生コンデンサの影響で、ベース立ち上がり波形がなまる
ことになる。ＭＯＳ、ＴＴＬおよびＩ２ Ｌのどの場合
においても、ベース抵抗（Ｒ１ 、ＩＲＥＦ およびＲ
４ に相当）を小さくした方がスピードは早くなるが、
ベースオン電流が大きくなるので。インターフェース回
路の消費電流が大きくなるという不具合をもたらしてし
まう。
【０００９】
【発明が解決しようとする課題】従来のものではインタ
ーフェース回路をアナログ基板上に形成する必要上、寄
生トランジスタによる影響を受ける。また、インターフ
ェース回路が飽和で動作するため、パルスの遅延が大き
いという問題もある。さらに、ＭＯＳ、ＴＴＬそれにＩ
２ Ｌのいずれの場合でもインターフェース回路の消費
電流が大きくなる不具合がある。
ーフェース回路をアナログ基板上に形成する必要上、寄
生トランジスタによる影響を受ける。また、インターフ
ェース回路が飽和で動作するため、パルスの遅延が大き
いという問題もある。さらに、ＭＯＳ、ＴＴＬそれにＩ
２ Ｌのいずれの場合でもインターフェース回路の消費
電流が大きくなる不具合がある。
【００１０】この発明は、アナログ回路へのパルスリー
クがなく、消費電流を増加させずに、パルス遅延時間を
短くすることのできるインターフェース回路を提供する
ことにある。
クがなく、消費電流を増加させずに、パルス遅延時間を
短くすることのできるインターフェース回路を提供する
ことにある。
【００１１】［発明の構成］
【００１２】
【課題を解決するための手段】この発明は、まずインタ
ーフェース回路の構成を差動出力タイプとし、インター
フェーストランジスタをベース接地として使用したもの
である。
ーフェース回路の構成を差動出力タイプとし、インター
フェーストランジスタをベース接地として使用したもの
である。
【００１３】
【作用】差動出力とするため、逆相信号と正相信号の差
が必要以上のレベルあればよいので、飽和レベルまでト
ランジスタを動作させなくてもよい。また、ベース接地
形式でトランジスタを動作させるので、寄生コンデンサ
の影響が最も少なく、高速でトランジスタを動作させる
ことができる。したがって、消費電流すなわち抵抗値に
依存せずにスピードをアップすることができる。
が必要以上のレベルあればよいので、飽和レベルまでト
ランジスタを動作させなくてもよい。また、ベース接地
形式でトランジスタを動作させるので、寄生コンデンサ
の影響が最も少なく、高速でトランジスタを動作させる
ことができる。したがって、消費電流すなわち抵抗値に
依存せずにスピードをアップすることができる。
【００１４】
【実施例】以下、この発明の実施例を図面を参照して詳
細に説明する。
細に説明する。
【００１５】図１はこの発明の一実施例を示す。Ｉ２
Ｌロジックの出力ゲートＧ３ 、Ｇ４ をそれぞれ抵抗
Ｒ６ およびＲ７ を介してトランジスタＱ４ および
Ｑ５ のエミッタに入力する。トランジスタＱ４ 、Ｑ
５ のベースは共通に基準電圧ＶＲＥＦ に接続してお
り、コレクタはそれぞれ抵抗Ｒ８ 、Ｒ９ を介して電
源Ｖｃｃに接続する。入力電圧Ｖｉｎ４ とＶｉｎ５
はそれぞれ逆相の信号とする。入力電圧Ｖｉｎ４ がＬ
Ｏ で入力電圧Ｖｉｎ５ がＨｉのとき、出力ゲートＧ
４ はカットオフしており、トランジスタＱ５ に電流
は流れない。したがって、出力電圧ＶＯ５はＨｉとなる
。 出力ゲートＧ３ 出力はＬＯ なので、（ＶＲＥＦ −
ＶＢＥ（Ｑ４ ））／Ｒ６ の電流がＱ４ に流れる。 この電流はほとんどすべて抵抗Ｒ８ に流れるので、出
力電圧ＶＯ４はＬＯ となる。ただし、この場合のＬＯ
電圧は、トランジスタＱ４ がリニア動作しているた
め、飽和電位とはならず、Ｖｃｃ−Ｒ８ ・（ＶＲＥＦ
−ＶＢＥ（Ｑ４ ））／Ｒ６ となる。これとは逆に
、入力電圧Ｖｉｎ４ がＨｉで入力電圧Ｖｉｎ５ がＬ
Ｏ のときには、トランジスタＱ４ がカットオフする
ので、出力電圧ＶＯ４がＨｉ（Ｖｃｃ）となり、出力電
圧ＶＯ５がＶｃｃ−Ｒ９ ・ＶＲＥＦ −ＶＤＢ（Ｑ５
））／Ｒ７ の電位をとる。
Ｌロジックの出力ゲートＧ３ 、Ｇ４ をそれぞれ抵抗
Ｒ６ およびＲ７ を介してトランジスタＱ４ および
Ｑ５ のエミッタに入力する。トランジスタＱ４ 、Ｑ
５ のベースは共通に基準電圧ＶＲＥＦ に接続してお
り、コレクタはそれぞれ抵抗Ｒ８ 、Ｒ９ を介して電
源Ｖｃｃに接続する。入力電圧Ｖｉｎ４ とＶｉｎ５
はそれぞれ逆相の信号とする。入力電圧Ｖｉｎ４ がＬ
Ｏ で入力電圧Ｖｉｎ５ がＨｉのとき、出力ゲートＧ
４ はカットオフしており、トランジスタＱ５ に電流
は流れない。したがって、出力電圧ＶＯ５はＨｉとなる
。 出力ゲートＧ３ 出力はＬＯ なので、（ＶＲＥＦ −
ＶＢＥ（Ｑ４ ））／Ｒ６ の電流がＱ４ に流れる。 この電流はほとんどすべて抵抗Ｒ８ に流れるので、出
力電圧ＶＯ４はＬＯ となる。ただし、この場合のＬＯ
電圧は、トランジスタＱ４ がリニア動作しているた
め、飽和電位とはならず、Ｖｃｃ−Ｒ８ ・（ＶＲＥＦ
−ＶＢＥ（Ｑ４ ））／Ｒ６ となる。これとは逆に
、入力電圧Ｖｉｎ４ がＨｉで入力電圧Ｖｉｎ５ がＬ
Ｏ のときには、トランジスタＱ４ がカットオフする
ので、出力電圧ＶＯ４がＨｉ（Ｖｃｃ）となり、出力電
圧ＶＯ５がＶｃｃ−Ｒ９ ・ＶＲＥＦ −ＶＤＢ（Ｑ５
））／Ｒ７ の電位をとる。
【００１６】トランジスタＱ４ 、Ｑ５ ともに飽和し
ないので、周辺の他のアナログ回路へ入力パルス信号が
リークせず、ベース電荷の蓄積もないのでトランジスタ
の応答において遅延が生じることもない。出力のＨｉ電
圧は電源Ｖｃｃにとったが、次段の入力レベルに制限が
ある場合には、適切な電圧まで下げれるだけでよい。た
とえば、抵抗Ｒ８ 、Ｒ９ の接続点と電源Ｖｃｃの間
に電圧源を挿入すればよい。
ないので、周辺の他のアナログ回路へ入力パルス信号が
リークせず、ベース電荷の蓄積もないのでトランジスタ
の応答において遅延が生じることもない。出力のＨｉ電
圧は電源Ｖｃｃにとったが、次段の入力レベルに制限が
ある場合には、適切な電圧まで下げれるだけでよい。た
とえば、抵抗Ｒ８ 、Ｒ９ の接続点と電源Ｖｃｃの間
に電圧源を挿入すればよい。
【００１７】図１は差動入力で目的を達成したが、図２
はシングル入力の例を示すものである。ロジック出力を
抵抗Ｒ１４を介してトランジスタＱ９ のエミッタに入
力する。Ｑ９ のベースは基準電圧ＶＲＥＦに接続する
。トランジスタＱ９ のコレクタをトランジスタＱ１０
のエミッタおよび抵抗Ｒ１５に接続する。Ｑ１０のベー
スはバイアス電源ＶＢ を介して電源Ｖｃｃに接続する
。
はシングル入力の例を示すものである。ロジック出力を
抵抗Ｒ１４を介してトランジスタＱ９ のエミッタに入
力する。Ｑ９ のベースは基準電圧ＶＲＥＦに接続する
。トランジスタＱ９ のコレクタをトランジスタＱ１０
のエミッタおよび抵抗Ｒ１５に接続する。Ｑ１０のベー
スはバイアス電源ＶＢ を介して電源Ｖｃｃに接続する
。
【００１８】入力電圧Ｖｉｎ７ がＬＯ の場合、出力
ゲートＧ６ の出力はＨｉ（オープン）になるので、ト
ランジスタＱ９ はカットオフし、抵抗Ｒ１５がプルア
ップするので、出力電圧ＶＯ８はＨｉ（Ｖｃｃ）となる
。出力ゲートＧ６ の出力がＬＯ の時、トランジスタ
Ｑ９ には（ＶＲＥＦ −ＶＢＥ（Ｑ９ ））／Ｒ１４
の電流が流れる。この電流はほとんどすべてトランジス
タＱ１０および抵抗Ｒ１５を流れ、トランジスタＱ１０
がクランプトランジスタとして働き、出力電圧ＶＯ８は
Ｖｃｃ−ＶＢ −ＶＢＥのＬＯ 電位になる。この電圧
を見かけ上差動として出力するには、このＨｉおよびＬ
Ｏ 電圧の中間値であるＶｃｃ−ＶＢ の電圧をリファ
レンスとして出力すればよい。このようにすれば、次段
で差動増幅器がインターフェース回路の出力を受けるこ
とが可能である。図１で説明したように、この回路でも
飽和トランジスタがなく、ベース接地なので、リークが
なく、応答の早いインターフェース回路となっている。
ゲートＧ６ の出力はＨｉ（オープン）になるので、ト
ランジスタＱ９ はカットオフし、抵抗Ｒ１５がプルア
ップするので、出力電圧ＶＯ８はＨｉ（Ｖｃｃ）となる
。出力ゲートＧ６ の出力がＬＯ の時、トランジスタ
Ｑ９ には（ＶＲＥＦ −ＶＢＥ（Ｑ９ ））／Ｒ１４
の電流が流れる。この電流はほとんどすべてトランジス
タＱ１０および抵抗Ｒ１５を流れ、トランジスタＱ１０
がクランプトランジスタとして働き、出力電圧ＶＯ８は
Ｖｃｃ−ＶＢ −ＶＢＥのＬＯ 電位になる。この電圧
を見かけ上差動として出力するには、このＨｉおよびＬ
Ｏ 電圧の中間値であるＶｃｃ−ＶＢ の電圧をリファ
レンスとして出力すればよい。このようにすれば、次段
で差動増幅器がインターフェース回路の出力を受けるこ
とが可能である。図１で説明したように、この回路でも
飽和トランジスタがなく、ベース接地なので、リークが
なく、応答の早いインターフェース回路となっている。
【００１９】図２の回路は、図１の回路と同様、次段の
入力レベルに制限がある場合、特にＨｉ電圧が電源Ｖｃ
ｃでは不適当な場合には図３のような回路が適切と思わ
れる。図３の回路について引き続き説明する。ロジック
回路の出力を抵抗Ｒ１１を介してトランジスタＱ７ の
エミッタに接続する。Ｑ７ のベースは基準電圧ＶＲＥ
Ｆ に接続し、トランジスタＱ７ のコレクタは抵抗Ｒ
１２を介してトランジスタＱ８ のエミッタおよび抵抗
Ｒ１３の一端に接続する。トランジスタＱ８ のベース
は抵抗Ｒ１３の他端、バイアス電源ＶＢ およびトラン
ジスタＱ６ のベースおよびコレクタに接続する。Ｑ６
のエミッタ側は電流源である抵抗Ｒ１０を介してＧＮ
Ｄに接続する。
入力レベルに制限がある場合、特にＨｉ電圧が電源Ｖｃ
ｃでは不適当な場合には図３のような回路が適切と思わ
れる。図３の回路について引き続き説明する。ロジック
回路の出力を抵抗Ｒ１１を介してトランジスタＱ７ の
エミッタに接続する。Ｑ７ のベースは基準電圧ＶＲＥ
Ｆ に接続し、トランジスタＱ７ のコレクタは抵抗Ｒ
１２を介してトランジスタＱ８ のエミッタおよび抵抗
Ｒ１３の一端に接続する。トランジスタＱ８ のベース
は抵抗Ｒ１３の他端、バイアス電源ＶＢ およびトラン
ジスタＱ６ のベースおよびコレクタに接続する。Ｑ６
のエミッタ側は電流源である抵抗Ｒ１０を介してＧＮ
Ｄに接続する。
【００２０】入力電圧Ｖｉｎ６ がＬＯ の場合、出力
ゲートＧ５ の出力はＨｉなので、トランジスタＱ７
はカットオフする。トランジスタＱ８ のベース・エミ
ッタ電圧は抵抗Ｒ１３によりシャントされ、出力電圧Ｖ
Ｏ６はＶｃｃ−ＶＢ のＨｉ電位となる。逆に出力ゲー
トＧ５ の出力がＬＯ になったとき、トランジスタＱ
７ には（ＶＲＥＦ −ＶＢＥ（Ｑ７ ））／Ｒ１１の
電流が流れる。今度はＲ１３に発生する電圧をトランジ
スタＱ８ がクランプし、出力電圧Ｖ６ はＶｃｃ−Ｖ
Ｂ −ＶＢＥ（Ｑ８ ）−Ｒ１２・（ＶＲＥＦ −ＶＢ
Ｅ（Ｑ７ ））／Ｒ１１のＬＯ電圧となる。したがって
、リファレンス電圧として、出力電圧ＶＯ７のＶｃｃ−
ＶＢ −ＶＢＥ（Ｑ６ ）の電圧を出力すれば、見かけ
上差動出力が可能である。
ゲートＧ５ の出力はＨｉなので、トランジスタＱ７
はカットオフする。トランジスタＱ８ のベース・エミ
ッタ電圧は抵抗Ｒ１３によりシャントされ、出力電圧Ｖ
Ｏ６はＶｃｃ−ＶＢ のＨｉ電位となる。逆に出力ゲー
トＧ５ の出力がＬＯ になったとき、トランジスタＱ
７ には（ＶＲＥＦ −ＶＢＥ（Ｑ７ ））／Ｒ１１の
電流が流れる。今度はＲ１３に発生する電圧をトランジ
スタＱ８ がクランプし、出力電圧Ｖ６ はＶｃｃ−Ｖ
Ｂ −ＶＢＥ（Ｑ８ ）−Ｒ１２・（ＶＲＥＦ −ＶＢ
Ｅ（Ｑ７ ））／Ｒ１１のＬＯ電圧となる。したがって
、リファレンス電圧として、出力電圧ＶＯ７のＶｃｃ−
ＶＢ −ＶＢＥ（Ｑ６ ）の電圧を出力すれば、見かけ
上差動出力が可能である。
【００２１】この場合、Ｈｉ電圧が電源Ｖｃｃではない
ので、バイアス電源ＶＢ を適当な値にとることにより
、次段の入力レベルに対応できる。
ので、バイアス電源ＶＢ を適当な値にとることにより
、次段の入力レベルに対応できる。
【００２２】図１〜図３に示したこの発明の実施例は、
Ｉ２ Ｌロジックを例にとって説明したが、このロジッ
クをＭＯＳあるいはＴＴＬに置き換えても、何の変更も
なく使用することができる。ＭＯＳまたはＴＴＬのプッ
シュプル出力段が接続された時、ロジック出力ＬＯ の
場合、上記説明と全く同じ動作となる。ロジック出力が
Ｈｉの場合、ベース接地トランジスタのベースエミッタ
間電圧は逆バイアスが印加される。このとき、トランジ
スタはカットオフするので、動作としては上記説明と同
じになる。ただし、製造プロセスによっては、エミッタ
耐圧の低いものがあるので、トランジスタを破壊しない
ようロジック出力レベルに注意が必要である。
Ｉ２ Ｌロジックを例にとって説明したが、このロジッ
クをＭＯＳあるいはＴＴＬに置き換えても、何の変更も
なく使用することができる。ＭＯＳまたはＴＴＬのプッ
シュプル出力段が接続された時、ロジック出力ＬＯ の
場合、上記説明と全く同じ動作となる。ロジック出力が
Ｈｉの場合、ベース接地トランジスタのベースエミッタ
間電圧は逆バイアスが印加される。このとき、トランジ
スタはカットオフするので、動作としては上記説明と同
じになる。ただし、製造プロセスによっては、エミッタ
耐圧の低いものがあるので、トランジスタを破壊しない
ようロジック出力レベルに注意が必要である。
【００２３】
【発明の効果】以上説明したように、この発明のインタ
ーフェース回路は、アナログ回路へのパルスリークがな
く、消費電流を増加させずに、パルス遅延時間を短くす
ることができる。
ーフェース回路は、アナログ回路へのパルスリークがな
く、消費電流を増加させずに、パルス遅延時間を短くす
ることができる。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明の他の実施例を示す回路図である。
【図３】図２の変形例を示す回路図である。
【図４】従来の回路図である。
【図５】従来の他の回路図である。
Ｑ４ ………トランジスタ
Ｒ６ 、Ｒ８ ………抵抗
Claims (3)
- 【請求項１】 ベースが接地されたトランジスタと、
この前記トランジスタのエミッタと入力信号源との間に
設けた第１の抵抗と、前記トランジスタのコレクタと任
意の基準電源との間に接続した第２の抵抗とからなるこ
とを特徴とするインターフェース回路。 - 【請求項２】 ベースが接地されたトランジスタと、
このトランジスタのエミッタに抵抗を介して信号を入力
する手段と、前記トランジスタのコレクタ電位が飽和電
位とならないよう負荷電圧をクランプする手段とからな
ることを特徴とするインターフェース回路。 - 【請求項３】 トランジスタのコレクタ電位圧変化幅
の任意の中間電圧をコレクタ電圧の比較電圧として出力
する手段とを具備してなることを特徴とする請求項２に
記載のインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034780A JPH04273717A (ja) | 1991-02-28 | 1991-02-28 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034780A JPH04273717A (ja) | 1991-02-28 | 1991-02-28 | インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04273717A true JPH04273717A (ja) | 1992-09-29 |
Family
ID=12423803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034780A Pending JPH04273717A (ja) | 1991-02-28 | 1991-02-28 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04273717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000024127A1 (en) * | 1998-10-22 | 2000-04-27 | Microchip Technology Incorporated | A voltage translator circuit which allows for variable low voltage signal translation |
| DE10214201A1 (de) * | 2002-03-28 | 2003-10-23 | Siemens Ag | Schaltungsanordnung zur Pegelanpassung |
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1991
- 1991-02-28 JP JP3034780A patent/JPH04273717A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000024127A1 (en) * | 1998-10-22 | 2000-04-27 | Microchip Technology Incorporated | A voltage translator circuit which allows for variable low voltage signal translation |
| DE10214201A1 (de) * | 2002-03-28 | 2003-10-23 | Siemens Ag | Schaltungsanordnung zur Pegelanpassung |
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