JPH08250941A

JPH08250941A - 低歪差動増幅回路

Info

Publication number: JPH08250941A
Application number: JP7045047A
Authority: JP
Inventors: Mikio Koyama; 幹雄小山; Hiroyuki Kimura; 宏之木村
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1995-02-10
Filing date: 1995-02-10
Publication date: 1996-09-27
Anticipated expiration: 2015-09-18
Also published as: US5774019A; JP3088262B2

Abstract

(57)【要約】【目的】広い入力電圧範囲を持つ線形特性の差動増幅回
路を提供すること。【構成】本発明の低歪差動増幅回路は、一対の出力端
ＯＵＴ１，ＯＵＴ２と入力端ＩＮ１，ＩＮ２とを有し、
接地ＧＮＤに接続された一対の電流源１４、１６と、前
記各電流源１４、１６と直列に前記各出力端ＯＵＴ１，
ＯＵＴ２と接地ＧＮＤと間に接続される一対のトランジ
スタ１０，１２と、前記一対のトランジスタ１０，１２
のベース又は、ゲートにその出力が接続される一対の演
算増幅器１８、２０と、前記一対のトランジスタ１０，
１２のエミッタ又は、ソース間に接続される抵抗２２
と、からなり、前記入力端ＩＮ１，ＩＮ２は、前記一対
の演算増幅器１８、２０の正入力に接続され、前記一対
のトランジスタ１０，１２の抵抗の接続される端子は、
前記一対の演算増幅器１８、２０の負入力に電圧源３
０，３２を介して接続され、上記演算増幅器の入力部
は、トランジスタのベース又は、ゲートであることを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路装置内に用い
られる低電圧差動増幅回路に関する。

【０００２】

【従来の技術】近年、セルラ電話システムが広い範囲に
おいて用いられるようになり、そのセルラ電話機内に流
れる微少な信号電流（あるいは、電圧）をセルラ電話内
の回路内で使用するために増幅する必要がある。この増
幅作用を実行する為に、従来様々な回路が使用されてい
る。しかし、この従来回路においては、低電圧電源の動
作で、入力電流（あるいは電圧）に対し、低歪な増幅出
力電圧を得ることが比較的に困難であった。

【０００３】このような従来から用いられていた増幅回
路の一例として、エミッタカップルドペアを用いた差動
増幅回路があるが、この差動増幅回路において、線形入
出力特性を必要とする場合は、しばしばエミッタディジ
ェネレーション抵抗がペア（対）を構成するエミッタ間
に直列に接続される。しかし、より低歪な入出力特性が
必要であったり、電流利用率を高めたりする場合には、
M. Koyamaほかの論文"A 2.5-V Actie Low-Pass Filter
Using All-n-p-n Gilbert Cells with a 1-Vp-p Linear
Input Range"(IEEE J. Solid-State Circuits, Vol, S
C-28, No. 12,pp1246-1253, Dec. 1993)の図４に開示さ
れているディジェネレーション抵抗を伴ったエミッタカ
ップルドペアの非線形性を演算増幅器を用いて改善する
回路が利用されている。

【０００４】このような上記した従来のエミッタカップ
ルドペアを用いた差動増幅回路の一例を図１に示す。こ
の従来の回路構成において、ＮＰＮトランジスタ１０，
１２は、電流源１４，１６を介して、それぞれ接地ＧＮ
Ｄと出力点ＯＵＴ１，ＯＵＴ２との間に接続されてい
る。この各ＮＰＮトランジスタ１０，１２のベースにそ
れぞれ演算増幅器１８，２０の出力が接続され、ＮＰＮ
トランジスタ１０，１２のエミッタ端子間に抵抗２２が
接続されている。そして、この演算増幅器１８，２０の
正入力ＩＮ１、ＩＮ２にそれぞれ信号が入力され、演算
増幅器１８と２０の各負入力に、ＮＰＮトランジスタ１
０、１２のエミッタからの出力が入力されている。

【０００５】次に、図２において演算増幅器を用いた従
来型のフィードバック型低歪差動増幅回路において、前
述した演算増幅器を用いたために入力電圧範囲が狭くな
る、あるいは出力の利用できる範囲が狭くなる現象を説
明する。同図は、差動増幅回路の片側のみ則ちＮＰＮト
ランジスタ１２と電流源１６と演算増幅器２０のみを図
示している。演算増幅器２０の入力部を構成するトラン
ジスタ６０、６２、６４の接続構成を実線で囲んだ四角
内に示す。ＮＰＮトランジスタ１２、電流源１６、及び
演算増幅器２０の各回路素子にかかる主な電圧を図２に
示す。

【０００６】従来の低歪差動増幅回路において、演算増
幅器１８、２０の出力電位が、入力電圧に応じて電源電
圧Ｖccまで振れると仮定すると、必要最小限の動作電源
電圧Ｖccは、この回路構成で最も高い電位を必要とする
トランジスタ１０、１２のベース電位の動作によって決
まる。従って、図２において、電源電圧Ｖccの最低必要
な値は、入力ＩＮ１、ＩＮ２間の差動入力電圧Ｖinが０
Ｖの時のトランジスタ１２の通常動作に必要な最小ベー
ス電位Ｖb2と所望の入力電圧Ｖinを加えた事によるトラ
ンジスタ１２のベース電位の上昇分Ｖinとの和で決ま
る。すなわち、Ｖcc＝Ｖb2＋Ｖin （式１）と表せる。ここで、最小ベース電位Ｖb2は、トランジス
タ６０のベース−エミッタ間電圧Ｖbe3と、トランジス
タ６４のコレクタ−エミッタ間の飽和電圧Ｖce5(sat)
と、エミッタカップルドトランジスタのベース−エミッ
タ間電圧（トランジスタ１２のベース−エミッタ間電圧
Ｖbe2）との和である。則ち、Ｖb2＝Ｖce5(sat)＋Ｖbe3＋Ｖbe2 （式２）と表される。

【０００７】これらのトランジスタの一般的な値とし
て、Ｖbe3＝Ｖbe2＝Ｖbe＝０．７Ｖ、Ｖce5(sat)＝Ｖce(sat)＝０．１５Ｖを用いる。これらの値を導入すると、Ｖb2＝０．７Ｖ＋０．１５Ｖ＋０．７Ｖ＝１．５５Ｖ（式３）となる。ところで、Ｖin＝０．５Ｖと仮定すると、必要
な動作電圧Ｖccは、Ｖcc＝１．５５Ｖ＋０．５Ｖ＝２．０５Ｖ（式４）となる。従って、従来の演算増幅回路においては、２．
０５Ｖの動作電源電圧が必要となる。ここで、Ｖinが入
力電圧で、Ｖb2は増幅に直接関係ない電圧である。する
と、Ｖccの内Ｖb2の占める電圧部分が小さい程好まし
い。上記の例では、Ｖb2／Ｖcc＝１．５５／２．０５＝７５．６％（式５）となり、Ｖccの内、７５．６％が入力電圧の変動範囲に
寄与しないことになる。

【０００８】次に、図１に示した演算増幅器を用いた従
来型のフィードバック型低歪差動増幅回路において、前
述の電源電圧Ｖccを用いて、出力端子ＯＵＴ１，ＯＵＴ
２であるトランジスタ１０、１２のコレクタの利用可能
な出力電圧Ｖoは、トランジスタ１２の最小のコレクタ
電圧をＶc2とすると、Ｖo＝Ｖcc−Ｖc2 （式６）で表される。Ｖc2は、トランジスタ１２のコレクタ−エ
ミッタ間の飽和電圧Ｖce2(sat)と、トランジスタ６０の
ベース−エミッタ間の電圧Ｖbe3と、トランジスタＱ５
のコレクタ−エミッタ間の飽和電圧Ｖce5(sat)との和で
ある。すなわち、Ｖc2＝Ｖce2(sat)＋Ｖbe3＋Ｖce5(sat) （式７）と表せる。

【０００９】前述したように、これらのトランジスタの
一般的な値として、Ｖce2(sat)＝Ｖce5(sat)＝Ｖce(sat)＝０．１５Ｖ、Ｖbe3＝Ｖbe＝０．７Ｖを用いる。これらの値を上記の式に代入すると、Ｖc2＝０．１５Ｖ＋０．７Ｖ＋０．１５Ｖ＝１．０Ｖ（式８）となる。前述したＶcc＝２．０５Ｖを使用して、利用可
能な出力電圧Ｖoは次のようになる。Ｖo＝２．０５Ｖ−１．０Ｖ＝１．０５Ｖ（式９）このとき、電源利用率ｐ1は以下のようになる。ｐ1＝Ｖo／Ｖcc＝１．０５／２．０５＝５１．２％（式１０）

【００１０】上記回路構成において図１の演算増幅回路
の１８，２０を、図３の演算増幅回路２０に示すように
入力段をＰＮＰトランジスタを用いて構成すると、図２
とは異なり、トランジスタ１２のベース電位の最小値Ｖ
b2が演算増幅器２０によって制限されることはなくな
り、Ｖb2は、トランジスタ１２のベース−エミッタ間電
圧Ｖbe2と電流源１６の最低動作電圧、図３において
は、電流源を構成するトランジスタ６８のコレクタ−エ
ミッタ間飽和電圧Ｖce8(sat)との和となる。Ｖb2＝Ｖbe
2＋Ｖce8(sat)ところが、ＰＮＰトランジスタのベース
−エミッタ間電圧、コレクタ−エミッタ間飽和電圧の大
きさをＮＰＮトランジスタでの値と同じとすると、ＰＮ
Ｐトランジスタの構成では、図３のようにトランジスタ
７４の最低エミッタ電位Ｖe15が、Ｖb2より高くなるの
で、電源電圧は、Ｖe15によって制限される。つまり、
Ｖe15は、トランジスタ７４及び６８のコレクタ−エミ
ッタ間飽和電圧Ｖce15(sat)及びＶce8(sat)と、トラン
ジスタ７０のベース−エミッタ間電圧Ｖbe13との和、Ｖe15＝Ｖce15(sat)＋Ｖce8(sat)＋Ｖbe13 で表され、一般的な値、Ｖbe2＝Ｖbe13＝Ｖbe＝０．７
Ｖ、Ｖce8(sat)＝Ｖce15(sat)＝Ｖce(sat)＝０．１５Ｖ
を用いて、Ｖe15−Ｖb2＝Ｖce(sat)＞０となり、入力電圧をＶinとする必要な電源電圧Ｖccは、Ｖcc＝Ｖe15＋Ｖin＝Ｖce(sat)×２＋Ｖbe＋Ｖin、Ｖin＝０．５Ｖとして、Ｖcc=０．１５Ｖ×２＋０．７Ｖ＋０．５Ｖ＝１．５Ｖとなり、式４のＶccより小さく、図２の構成に比べて、
動作電源電圧の減少をみる。ここで示したように、演算
増幅器１８、２０の入力部にＰＮＰトランジスタを用い
て動作電圧を低くし、電源利用率を高めることが可能で
あるが、ＩＣ構成においては次の点でＰＮＰトランジス
タはＮＰＮトランジスタに比べて不利な点がある。（１）高速動作に適しない。（２）位相補償用コンデンサの容量が大きくなりチップ
エリアを増大させる。（３）電流容量が小さいので、単位電流当たりの占める
エリアが大きくなる。（４）動作が不安定になりがちで、発振するおそれがあ
る。（５）基板電流が大きく、基板を介して他の回路に影響
を及ぼす。（６）電流増幅率が小さく、ベース電流が大きいので精
度に影響する。そこで、上記の回路構成では、演算増幅器１８、２０の
入力部は、図２に示されるようにＮＰＮトランジスタ６
０、６２で構成されることが望まれる。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
は、従来の差動増幅回路において、非線形の問題を解決
しながら、広い入力電圧範囲を持つ差動増幅回路を提供
することである。更に、本発明の他の目的は、信号増幅
を行う部分にＰＮＰトランジスタを使用せず、且つ低電
圧で動作できる歪の少ない差動増幅回路を提供すること
である。

【００１２】

【課題を解決するための手段】本発明は図４に示すよう
に、演算増幅器１８、２０の負入力とＮＰＮトランジス
タ１０、１２のエミッタ端子とを電圧源３０、３２を介
して接続する。このように、電圧源３０、３２を挿入す
ることにより、入力ＩＮ１、ＩＮ２間の入力電圧Ｖinの
大きさを変えずに、トランジスタ１０、１２のエミッタ
端子の電圧を下げることができる。これは、トランジス
タ１０，１２のベース電圧を下げることを意味するの
で、電源電圧Ｖccを電圧源３０、３２の電圧分だけ下
げ、より低電圧で動作することが可能になる。あるい
は、従来回路の電源電圧を用いる場合は、電圧源３０、
３２の電圧分だけ、入力ＩＮ１、ＩＮ２の電圧範囲を広
げることが出来る。

【００１３】

【実施例】次に、本発明の具体的構成を図４に基づいて
説明する。

【００１４】図４において、ＮＰＮトランジスタ１０，
１２は、各コレクタがそれぞれ出力端子ＯＵＴ１、ＯＵ
Ｔ２に接続され、各エミッタがそれぞれ電流源１４，１
６を介して、接地ＧＮＤに接続されている。このＮＰＮ
トランジスタ１０，１２の各ベース端子にそれぞれ演算
増幅器１８，２０の出力が接続され、ＮＰＮトランジス
タ１０，１２のエミッタ端子間に抵抗２２が接続されて
いる。そして、この演算増幅器１８，２０の正入力にそ
れぞれ入力端子ＩＮ１，ＩＮ２が接続され、演算増幅器
１８，２０の各負入力に、それぞれ電圧源３０，３２を
介して、ＮＰＮトランジスタ１０、１２のエミッタから
の出力が入力されている。

【００１５】図５は、図４の構成による実際的な回路構
成である。図４のＰＮＰトランジスタ７６、７８、９
６、９８は、定電流源として動作しており、入力信号の
増幅作用にはかかわっていない。又、端子、ＰＢＩＡＳ
及びＶＢＩＡＳには回路動作に必要なバイアス電圧が外
部から加えられる。図６は、図５の差動増幅回路の片側
のみ則ちＮＰＮトランジスタ１２、電流源１６、演算増
幅器２０及び電圧源３２のみを図示している。演算増幅
器２０の入力段を構成するトランジスタ６０、６２、６
４の接続構成を実線で囲んだ四角内に示す。電圧源３２
を構成する電圧発生部分のトランジスタ６６の接続構
成、電流源１６を構成する電流出力部分のトランジスタ
６８の接続構成をそれぞれ実線で囲んだ四角内に示す。
ＮＰＮトランジスタ１２、電流源１６、演算増幅器２０
及び電圧源３２の各回路素子にかかる主な電圧を図６に
示す。

【００１６】ここで、図６の構成において、適切な電圧
源３２の値を示し、それが、トランジスタのベース−エ
ミッタ間電圧になることを示す。接地ＧＮＤに対するト
ランジスタ１２の最小エミッタ電位Ｖe2は、トランジス
タ６４のコレクタ−エミッタ間飽和電圧Ｖce5(sat)とト
ランジスタ６０のベース−エミッタ間電圧Ｖbe3の和か
ら電圧源３２の電圧Ｖ2を引いたもの、つまり、Ｖe2＝Ｖce5(sat)＋Ｖbe3−Ｖ2 （式１３）であり、動作電圧を下げるためには、電圧源の電圧Ｖ2
をできるだけ大きくする必要があることがわかる。従来
型のフィードバック型差動増幅回路では、トランジスタ
１２の最小ベース電位Ｖb2は、式２で表されるが、これ
は、ちょうど、電圧源３２の電圧Ｖ2が０Ｖの時に相当
するので、Ｖe2は、電流源１６の最小動作電圧よりも十
分大きくなり、Ｖe2の妥当性については、考慮する必要
がなかったが、式１３においては、Ｖ2には特に制限が
ないので、Ｖe2を決めるに当たって、この電流源１６の
最小動作電圧を下ることのないようにする必要がある。

【００１７】実際には、電流源の出力には、トランジス
タのコレクタ−エミッタ間の電流が使われるので、電流
源１６の最小動作電圧は、トランジスタ６８のコレクタ
−エミッタ間飽和電圧Ｖce8(sat)に等しい。つまり実際
的なＶe2は、Ｖe2＝Ｖce8(sat) （式１４）となり、式１３と式１４から適切な電圧源３２の電圧Ｖ
2は、Ｖ2＝Ｖce5(sat)＋Ｖbe3−Ｖce8(sat) （式１５）上記同様に、トランジスタ６０、６４、６８は、ほぼ同
一の特性を持っているので、Ｖce5(sat)＝Ｖce8(sat)＝
Ｖce(sat)、及び、Ｖbe3＝Ｖbe、とおいて、これらの値
を式１５に代入して、Ｖ2＝Ｖbe （式１６）となり、実際的な電圧源３２の構成は図６に示されるト
ランジスタ６６のようにトランジスタのベース−エミッ
タ間電圧が適している。

【００１８】従来型のフィードバック型差動増幅回路で
の動作説明と同様に、図６における動作電圧について説
明をする。上記の説明の通り、電圧源３２は、演算増幅
器２０の入力に対して何ら影響を与えていないので、動
作範囲については、従来回路に比べ制限されていない。
トランジスタ１２のベース電位Ｖb2は、式１４のトラン
ジスタ１２のエミッタ電位とトランジスタ１２のベース
−エミッタ間電圧Ｖbe2の和であるので、Ｖb2＝Ｖbe2＋Ｖce8(sat)、（式１７）これに、Ｖbe2＝０．７Ｖ、Ｖce8(sat)＝０．１５Ｖを
代入して、Ｖb2＝０．８５Ｖ（式１８）を得る。前記同様に、これを、入力電圧ＶinをＶin＝
０．５Ｖと仮定して、最低動作電源電圧Ｖccを与える
式、式１に代入するとＶcc＝Ｖb2＋Ｖin＝０．８５Ｖ＋０．５Ｖ＝１．３５Ｖ（式１９）これは、従来回路の電源電圧、２．０５Ｖに対して、
０．７Ｖあるいは率にして、（２．０５−１．３５）／
２．０５＝３４．１％だけ低電源電圧化がされている。

【００１９】前記同様に、Ｖccに対するＶb2の割合を求
めると、Ｖb2／Ｖcc＝０．８５／１．３５＝６３．０％
となり、従来回路の７５．６％に比べ、入力の電圧範
囲に対する電源利用率が、７５．６％−６３．０％＝１
２．６％改善されることになる。次に出力側について
示すと、トランジスタ１２の最小コレクタ電位Ｖc2は、
トランジスタ６８及びトランジスタ１２のコレクタ−エ
ミッタ間飽和電圧Ｖce8(sat)及びＶce2(sat)の和になる
ので、Ｖc2＝Ｖce8(sat)＋Ｖce2(sat)、（式２０）これを、出力電圧を表す式、式６に代入して、Ｖo＝Ｖcc−Ｖc2＝Ｖcc−Ｖce8(sat)−Ｖce2(sat) （式２１）を得る。これに、式１９のＶccと、これらトランジスタ
の一般的な値、Ｖce8(sat)＝Ｖce2(sat)＝Ｖce(sat)＝０．１５Ｖとを代入することにより、出力電圧、Ｖo＝１．３５Ｖ−０．１５Ｖ−０．１５Ｖ＝１．０５
Ｖを得る。これから、出力端での電源電圧利用率ｐ2は、ｐ2＝Ｖo／Ｖcc＝１．０５／１．３５＝７７．８％（式２２）従来回路の電源電圧利用率ｐ1（式１０）と比較する
と、ｐ2−ｐ1＝７７．８％−５１．２％＝２６．６％だけ改善されている。

【００２０】次に図７に本発明の平衡変調器への実施例
を示す。低周波低歪みの信号波を搬送波でスイッチング
する目的に、平衡変調器がしばしば使用されるが、本発
明では、図７のＩＮ１を信号波の入力、ＩＮ２を搬送波
の入力として、低歪みの平衡変調器が実現される。低電
圧で動作するため、従来回路では困難だった低電圧電源
の携帯電話機等への応用に向いている。

【００２１】上記の第１実施例では、ＮＰＮトランジス
タを用いて本発明の差動増幅器回路を構成したが、エン
ハンストモードの電界効果型トランジスタ（ＦＥＴ）を
用いて構成した例を図８に示す。この動作および各構成
要素の電圧関係は、図４の差動増幅器回路と同様であ
る。

【００２２】

【発明の効果】以上述べたように、本発明の差動増幅回
路は、従来技術に比べ、動作電圧を顕著に低減すること
ができる。また、従来技術と同じ電源電圧を使用する場
合においては、電源利用率を著しく向上することができ
る。さらに、本発明においては、増幅段をＮＰＮトラン
ジスタのみで構成できるため、ＰＮＰトランジスタの使
用時の欠点を回避することができる。

【図面の簡単な説明】

【図１】従来のフィードバック型差動増幅器回路を表す
図。

【図２】従来の差動増幅器回路の基本動作にかかわる各
素子の電圧関係を表す図。

【図３】従来の差動増幅回路の演算増幅回路の入力段を
ＰＮＰトランジスタ構成とした場合の基本動作にかかわ
る各素子の電圧関係を表す図。

【図４】本発明の第１の実施例を表すブロック図。

【図５】本発明の第１の実施例を用いた実際的な回路構
成を表す図。

【図６】本発明の第一の実施例を説明するための基本動
作にかかわる各素子の電圧関係を表す図。

【図７】本発明の平衡変調器への応用例を表す図。

【図８】本発明の第２の実施例を表すブロック図。

【符号の説明】

１０、１２ＮＰＮトランジスタ１０'、１２' ＦＥＴ１４、１６電流源１８、２０演算増幅器２２抵抗３０、３２電圧源４０、４２ＮＰＮトランジスタ４４、４６電流源５０ＮＰＮトランジスタ５２電流源５４、５６抵抗６０、６２ＮＰＮトランジスタ６０’、６２’ ＦＥＴ６４、６６、６８ＮＰＮトランジスタ７０、７２、７４ＰＮＰトランジスタ７６、７８ＰＮＰトランジスタ８０、８２ＮＰＮトランジスタ８０’、８２’ ＦＥＴ８４、８６、８８ＮＰＮトランジスタ９０、９２ＮＰＮトランジスタ９４、９６ＮＰＮトランジスタ９６、９８ＰＮＰトランジスタ

Claims

【特許請求の範囲】

【請求項１】一対の出力端（ＯＵＴ１，ＯＵＴ２）と
入力端（ＩＮ１，ＩＮ２）とを有し、接地（ＧＮＤ）に接続された一対の電流源（１４、１
６）と前記各電流源（１４、１６）と直列に前記各出力
端（ＯＵＴ１，ＯＵＴ２）と接地（ＧＮＤ）と間に接続
される一対のトランジスタ（１０，１２）と、前記一対のトランジスタ（１０，１２）のベース又は、
ゲートにその出力が接続される一対の演算増幅器（１
８、２０）と、前記一対のトランジスタ（１０，１２）のエミッタ又
は、ソース間に接続される抵抗（２２）と、からなり、
前記入力端（ＩＮ１，ＩＮ２）は、前記一対の演算増幅
器（１８、２０）の正入力に接続され、前記一対のトラ
ンジスタ（１０，１２）の抵抗の接続される端子は、前
記一対の演算増幅器（１８、２０）の負入力に電圧源
（３０，３２）を介して接続され、上記演算増幅器の入
力部は、トランジスタのベース又は、ゲートであること
を特徴とする低歪差動増幅回路。
【請求項２】前記全てのトランジスタは、ＮＰＮバイ
ポーラ・トランジスタであることを特徴とする請求項１
の回路。
【請求項３】前記全てのトランジスタは、同一極性の
電界効果型トランジスタ（ＦＥＴ）であることを特徴と
する請求項１の回路。
【請求項４】前記電圧源は、ダイオード、ダイオード
接続されたトランジスタ又は、定電流源によって一定の
電圧が生じられた抵抗器であることを特徴とする請求項
１の回路。