JPH04274538A - キャッシュメモリコントローラ - Google Patents
キャッシュメモリコントローラInfo
- Publication number
- JPH04274538A JPH04274538A JP3057771A JP5777191A JPH04274538A JP H04274538 A JPH04274538 A JP H04274538A JP 3057771 A JP3057771 A JP 3057771A JP 5777191 A JP5777191 A JP 5777191A JP H04274538 A JPH04274538 A JP H04274538A
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- JP
- Japan
- Prior art keywords
- address
- tag
- register
- cpu
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- Pending
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- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はミスヒット時にリプレー
スするデータ量を任意に設定することができるキャッシ
ュメモリコントローラに関する。
スするデータ量を任意に設定することができるキャッシ
ュメモリコントローラに関する。
【０００２】
【従来の技術】ＣＰＵがアクセスするデータがキャッシ
ュメモリ上に存在しない場合、タグ単位でリプレースを
行なう従来のキャッシュメモリコントローラは例えば図
２に示す構成を有している。同図に示したキャッシュメ
モリコントローラはセット数を８個、タグの大きさを３
２バイト（１つのアドレスの大きさを２バイトとする）
とした場合の構成を示している。即ち、従来のキャッシ
ュメモリコントローラはＣＰＵ２１のアドレス線Ａ０〜
Ａ２３の内のセットアドレスを示すアドレス線Ａ４〜Ａ
６がタグメモリ２２に接続され、タグアドレスを示すア
ドレス線Ａ７〜Ａ２３がコンパレータ２３の一方の入力
端子に接続されている。
ュメモリ上に存在しない場合、タグ単位でリプレースを
行なう従来のキャッシュメモリコントローラは例えば図
２に示す構成を有している。同図に示したキャッシュメ
モリコントローラはセット数を８個、タグの大きさを３
２バイト（１つのアドレスの大きさを２バイトとする）
とした場合の構成を示している。即ち、従来のキャッシ
ュメモリコントローラはＣＰＵ２１のアドレス線Ａ０〜
Ａ２３の内のセットアドレスを示すアドレス線Ａ４〜Ａ
６がタグメモリ２２に接続され、タグアドレスを示すア
ドレス線Ａ７〜Ａ２３がコンパレータ２３の一方の入力
端子に接続されている。
【０００３】ＣＰＵ２１がアドレス線Ａ０〜Ａ２３にア
ドレスを出力すると、タグメモリ２２はアドレス線Ａ４
〜Ａ６によって示されるセットアドレス対応のタグアド
レスを出力し、コンパレータ２３はタグメモリ２２から
出力されたタグアドレスとアドレス線Ａ７〜Ａ２３によ
って示されたタグアドレスとを比較する。そして、両者
が一致した場合はＣＰＵ２１がアクセスしようとするデ
ータはキャッシュメモリ上に存在するので、ヒット信号
ａを出力してＣＰＵ２１にキャッシュメモリ上のデータ
をアクセスさせる。また、不一致の場合はＣＰＵ２１が
アクセスするデータがキャッシュメモリ上に存在しない
ので、ミスヒット信号ｂを出力し、リプレース制御回路
２４を動作させる。リプレース制御回路２４はミスヒッ
ト信号ｂが出力されると、リプレース制御信号ｃを出力
し、ＣＰＵ２１がアクセスしようとしたデータを含むタ
グ（この例の場合、タグ内アドレスはＡ０〜Ａ３の４ビ
ットであるので、タグは３２バイトの大きさを有する）
をキャッシュメモリ上にリプレースする。また、リプレ
ースが行なわれることにより、タグメモリ２２の内容も
更新される。
ドレスを出力すると、タグメモリ２２はアドレス線Ａ４
〜Ａ６によって示されるセットアドレス対応のタグアド
レスを出力し、コンパレータ２３はタグメモリ２２から
出力されたタグアドレスとアドレス線Ａ７〜Ａ２３によ
って示されたタグアドレスとを比較する。そして、両者
が一致した場合はＣＰＵ２１がアクセスしようとするデ
ータはキャッシュメモリ上に存在するので、ヒット信号
ａを出力してＣＰＵ２１にキャッシュメモリ上のデータ
をアクセスさせる。また、不一致の場合はＣＰＵ２１が
アクセスするデータがキャッシュメモリ上に存在しない
ので、ミスヒット信号ｂを出力し、リプレース制御回路
２４を動作させる。リプレース制御回路２４はミスヒッ
ト信号ｂが出力されると、リプレース制御信号ｃを出力
し、ＣＰＵ２１がアクセスしようとしたデータを含むタ
グ（この例の場合、タグ内アドレスはＡ０〜Ａ３の４ビ
ットであるので、タグは３２バイトの大きさを有する）
をキャッシュメモリ上にリプレースする。また、リプレ
ースが行なわれることにより、タグメモリ２２の内容も
更新される。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のキャッシュメモリコントローラはタグメモリ２２にＣ
ＰＵ２１のアドレス線の何ビット目を接続するかによっ
てリプレースされるデータ量が決まるため、リプレース
するデータ量をシステム毎に最適な値にすることができ
ず、その結果、システムによっては頻繁にリプレースが
行なわれ、プログラム実行効率が低下する場合があると
いう問題があった。
のキャッシュメモリコントローラはタグメモリ２２にＣ
ＰＵ２１のアドレス線の何ビット目を接続するかによっ
てリプレースされるデータ量が決まるため、リプレース
するデータ量をシステム毎に最適な値にすることができ
ず、その結果、システムによっては頻繁にリプレースが
行なわれ、プログラム実行効率が低下する場合があると
いう問題があった。
【０００５】本発明の目的はリプレース量を任意に設定
できるようにすることにある。
できるようにすることにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、リプレースするデータ量が設定されるレジス
タと、ＣＰＵがアクセスするアドレスと前記レジスタの
内容とに基づいてセットアドレスを求めるセットデコー
ダと、該セットデコーダが求めたセットアドレスに対応
するタグアドレスを出力するタグメモリと、該タグメモ
リから出力されたタグアドレスと、前記ＣＰＵがアクセ
スするアドレスと、前記レジスタの内容とに基づいて前
記ＣＰＵがアクセスするアドレス対応のデータがキャッ
シュメモリ上に存在するか否かを判定する判定手段と、
該判定手段で存在しないと判定することにより前記ＣＰ
Ｕがアクセスするアドレスと、前記レジスタの内容とに
基づいてリプレースを行なうリプレース制御手段とを設
けたものである。
するため、リプレースするデータ量が設定されるレジス
タと、ＣＰＵがアクセスするアドレスと前記レジスタの
内容とに基づいてセットアドレスを求めるセットデコー
ダと、該セットデコーダが求めたセットアドレスに対応
するタグアドレスを出力するタグメモリと、該タグメモ
リから出力されたタグアドレスと、前記ＣＰＵがアクセ
スするアドレスと、前記レジスタの内容とに基づいて前
記ＣＰＵがアクセスするアドレス対応のデータがキャッ
シュメモリ上に存在するか否かを判定する判定手段と、
該判定手段で存在しないと判定することにより前記ＣＰ
Ｕがアクセスするアドレスと、前記レジスタの内容とに
基づいてリプレースを行なうリプレース制御手段とを設
けたものである。
【０００７】
【作用】レジスタにはミスヒット時にリプレースするデ
ータ量、即ち１つのタグの大きさが設定されている。セ
ットデコーダはＣＰＵがアクセスしようとするアドレス
とレジスタの内容とに基づいてセットアドレスを求め、
タグメモリはセットデコーダが求めたセットアドレスに
対応するタグアドレスを出力する。判定手段はタグメモ
リから出力されたタグアドレスと、ＣＰＵがアクセスし
ようとするアドレスと、レジスタの内容とに基づいてＣ
ＰＵがアクセスしようとするアドレス対応のデータがキ
ャッシュメモリ上に存在するか否かを判定する。リプレ
ース制御手段は判定手段で存在しないと判定されること
により、ＣＰＵがアクセスしようとするアドレスとレジ
スタの内容とに基づいてリプレースを行なう。
ータ量、即ち１つのタグの大きさが設定されている。セ
ットデコーダはＣＰＵがアクセスしようとするアドレス
とレジスタの内容とに基づいてセットアドレスを求め、
タグメモリはセットデコーダが求めたセットアドレスに
対応するタグアドレスを出力する。判定手段はタグメモ
リから出力されたタグアドレスと、ＣＰＵがアクセスし
ようとするアドレスと、レジスタの内容とに基づいてＣ
ＰＵがアクセスしようとするアドレス対応のデータがキ
ャッシュメモリ上に存在するか否かを判定する。リプレ
ース制御手段は判定手段で存在しないと判定されること
により、ＣＰＵがアクセスしようとするアドレスとレジ
スタの内容とに基づいてリプレースを行なう。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の実施例のブロック図で
あり、ＣＰＵ１と、レジスタ２と、セットデコーダ３と
、タグメモリ４と、コンパレータ５と、リプレース制御
回路６とから構成されている。
詳細に説明する。図１は本発明の実施例のブロック図で
あり、ＣＰＵ１と、レジスタ２と、セットデコーダ３と
、タグメモリ４と、コンパレータ５と、リプレース制御
回路６とから構成されている。
【０００９】ＣＰＵ１はアドレス線Ａ０〜Ａ２３を有し
ており、アクセスするデータ対応のアドレスをアドレス
線Ａ０〜Ａ２３に出力する。
ており、アクセスするデータ対応のアドレスをアドレス
線Ａ０〜Ａ２３に出力する。
【００１０】レジスタ２はＣＰＵ１から任意の値を設定
することができる４ビット構成のレジスタであり、その
内容はミスヒット時にリプレースするデータ量を示して
いる。今、例えば、１つのアドレスの大きさを２バイト
とすると、３２バイトのデータをリプレースする場合に
は１１１１Ｈが設定され、１６バイトのデータをリプレ
ースする場合には１０００Ｈが設定される。
することができる４ビット構成のレジスタであり、その
内容はミスヒット時にリプレースするデータ量を示して
いる。今、例えば、１つのアドレスの大きさを２バイト
とすると、３２バイトのデータをリプレースする場合に
は１１１１Ｈが設定され、１６バイトのデータをリプレ
ースする場合には１０００Ｈが設定される。
【００１１】セットデコーダ３はアドレス線Ａ０〜Ａ２
３上のアドレスと、レジスタ２の内容とに基づいてセッ
トアドレスを求める。
３上のアドレスと、レジスタ２の内容とに基づいてセッ
トアドレスを求める。
【００１２】タグメモリ４は各セットアドレス対応のタ
グアドレスを記憶しており、セットデコーダ４から出力
されたセットアドレス対応のタグアドレスを出力する。
グアドレスを記憶しており、セットデコーダ４から出力
されたセットアドレス対応のタグアドレスを出力する。
【００１３】コンパレータ５はタグメモリ４から出力さ
れたタグアドレスと、アドレス線Ａ０〜Ａ２３上のアド
レスの内のレジスタ２の内容によって決まるタグアドレ
スとを比較し、両者が一致した場合はＣＰＵ１がアクセ
スするデータがキャッシュメモリ上に存在するとしてヒ
ット信号ａを出力し、不一致の場合はミスヒット信号ｂ
を出力する。
れたタグアドレスと、アドレス線Ａ０〜Ａ２３上のアド
レスの内のレジスタ２の内容によって決まるタグアドレ
スとを比較し、両者が一致した場合はＣＰＵ１がアクセ
スするデータがキャッシュメモリ上に存在するとしてヒ
ット信号ａを出力し、不一致の場合はミスヒット信号ｂ
を出力する。
【００１４】リプレース制御回路６はコンパレータ５か
らミスヒット信号ｂが出力されることにより、アドレス
線Ａ０〜Ａ２３上のアドレスとレジスタ２の内容とに基
づいてリプレース制御信号ｃを生成し、ＣＰＵ１がアク
セスしようとしたデータを含むタグをリプレースする。
らミスヒット信号ｂが出力されることにより、アドレス
線Ａ０〜Ａ２３上のアドレスとレジスタ２の内容とに基
づいてリプレース制御信号ｃを生成し、ＣＰＵ１がアク
セスしようとしたデータを含むタグをリプレースする。
【００１５】次に本実施例の動作を、セット数を８個と
した場合を例にとって説明する。
した場合を例にとって説明する。
【００１６】先ず、ミスヒット時にリプレースするデー
タ量を３２バイトとした時の動作を説明する。この場合
、ＣＰＵ１はレジスタ２に１１１１Ｈを設定し、その後
、アクセスを開始する。
タ量を３２バイトとした時の動作を説明する。この場合
、ＣＰＵ１はレジスタ２に１１１１Ｈを設定し、その後
、アクセスを開始する。
【００１７】ＣＰＵ１からアドレス線Ａ０〜Ａ２３上に
アドレスが出力されると、セットデコーダ３はレジスタ
２の内容が１１１１Ｈ、セット数が８個となっているこ
とから、セットアドレスとしてアドレス線Ａ４〜Ａ６上
のアドレスを出力する。即ち、タグ内アドレスはアドレ
ス線Ａ０〜Ａ３上のアドレスであり、セットアドレスの
ビット数は３ビットであるので、セットデコーダ３はア
ドレス線Ａ４〜Ａ６上のアドレスをセットアドレスとし
て出力する。
アドレスが出力されると、セットデコーダ３はレジスタ
２の内容が１１１１Ｈ、セット数が８個となっているこ
とから、セットアドレスとしてアドレス線Ａ４〜Ａ６上
のアドレスを出力する。即ち、タグ内アドレスはアドレ
ス線Ａ０〜Ａ３上のアドレスであり、セットアドレスの
ビット数は３ビットであるので、セットデコーダ３はア
ドレス線Ａ４〜Ａ６上のアドレスをセットアドレスとし
て出力する。
【００１８】セットデコーダ３からセットアドレスを示
すアドレス線Ａ４〜Ａ６上のアドレスが出力されると、
タグメモリ４は上記セットアドレス対応のタグアドレス
（この場合、１７ビット構成となる）を出力する。尚、
タグアドレスの最上位ビットはタグメモリ４の最上位ビ
ットに格納されている。即ち、タグメモリ４の出力の内
の上位側がタグアドレスを示している。
すアドレス線Ａ４〜Ａ６上のアドレスが出力されると、
タグメモリ４は上記セットアドレス対応のタグアドレス
（この場合、１７ビット構成となる）を出力する。尚、
タグアドレスの最上位ビットはタグメモリ４の最上位ビ
ットに格納されている。即ち、タグメモリ４の出力の内
の上位側がタグアドレスを示している。
【００１９】コンパレータ５はタグメモリ４からタグア
ドレスが出力されると、レジスタ２の内容が１１１１Ｈ
、セット数が８個となっていることから、タグメモリ４
の出力の内の上位１７ビットとアドレス線Ａ０〜Ａ２３
上のアドレスの内の上位１７ビット（アドレス線Ａ７〜
Ａ２３上のアドレス）とを比較する。
ドレスが出力されると、レジスタ２の内容が１１１１Ｈ
、セット数が８個となっていることから、タグメモリ４
の出力の内の上位１７ビットとアドレス線Ａ０〜Ａ２３
上のアドレスの内の上位１７ビット（アドレス線Ａ７〜
Ａ２３上のアドレス）とを比較する。
【００２０】そして、両者が一致している場合はコンパ
レータ５はＣＰＵ１がアクセスしようとするデータはキ
ャッシュメモリ上に存在するので、ヒット信号ａを出力
してＣＰＵ１にキャッシュメモリ上のデータをアクセス
させる。また、不一致の場合はキャッシュメモリ上にＣ
ＰＵ１がアクセスしようとするデータが存在しないので
、ミスヒット信号ｂを出力する。
レータ５はＣＰＵ１がアクセスしようとするデータはキ
ャッシュメモリ上に存在するので、ヒット信号ａを出力
してＣＰＵ１にキャッシュメモリ上のデータをアクセス
させる。また、不一致の場合はキャッシュメモリ上にＣ
ＰＵ１がアクセスしようとするデータが存在しないので
、ミスヒット信号ｂを出力する。
【００２１】リプレース制御回路６はミスヒット信号ｂ
が出力されると、レジスタ２の内容が１１１１Ｈとなっ
ていることから、上位アドレスがアドレス線Ａ４〜Ａ２
３上のアドレスを有するデータ（１６アドレス分、即ち
３２バイト分のデータ）をリプレースするためのリプレ
ース制御信号ｃを出力する。また、リプレースが行なわ
れることにより、タグメモリ４の内容も更新される。
が出力されると、レジスタ２の内容が１１１１Ｈとなっ
ていることから、上位アドレスがアドレス線Ａ４〜Ａ２
３上のアドレスを有するデータ（１６アドレス分、即ち
３２バイト分のデータ）をリプレースするためのリプレ
ース制御信号ｃを出力する。また、リプレースが行なわ
れることにより、タグメモリ４の内容も更新される。
【００２２】次にミスヒット時にリプレースするデータ
量を１６バイトとした時の動作を説明する。この場合、
ＣＰＵ１は先ずレジスタ２に１０００Ｈを設定し、その
後、アクセスを開始する。
量を１６バイトとした時の動作を説明する。この場合、
ＣＰＵ１は先ずレジスタ２に１０００Ｈを設定し、その
後、アクセスを開始する。
【００２３】ＣＰＵ１からアドレス線Ａ０〜Ａ２３上に
アドレスが出力されると、セットデコーダ３はレジスタ
２の内容が１０００Ｈ、セット数が８個となっているこ
とから、セットアドレスとしてアドレス線Ａ３〜Ａ５上
のアドレスを出力する。即ち、タグ内アドレスはアドレ
ス線Ａ０〜Ａ２上のアドレスであり、セットアドレスの
ビット数は３ビットであるので、セットデコーダ３はア
ドレス線Ａ３〜Ａ５上のアドレスをセットアドレスとし
て出力する。
アドレスが出力されると、セットデコーダ３はレジスタ
２の内容が１０００Ｈ、セット数が８個となっているこ
とから、セットアドレスとしてアドレス線Ａ３〜Ａ５上
のアドレスを出力する。即ち、タグ内アドレスはアドレ
ス線Ａ０〜Ａ２上のアドレスであり、セットアドレスの
ビット数は３ビットであるので、セットデコーダ３はア
ドレス線Ａ３〜Ａ５上のアドレスをセットアドレスとし
て出力する。
【００２４】セットデコーダ３からセットアドレスを示
すアドレス線Ａ３〜Ａ５上のアドレスが出力されると、
タグメモリ４は上記セットアドレス対応のタグアドレス
（この場合、１８ビット構成となる）を出力する。
すアドレス線Ａ３〜Ａ５上のアドレスが出力されると、
タグメモリ４は上記セットアドレス対応のタグアドレス
（この場合、１８ビット構成となる）を出力する。
【００２５】コンパレータ５はタグメモリ４からタグア
ドレスが出力されると、レジスタ２の内容が１０００Ｈ
、セット数が８個となっていることから、タグメモリ４
の出力の内の上位１８ビットとアドレス線Ａ０〜Ａ２３
上のアドレスの内の上位１８ビット（アドレス線Ａ６〜
Ａ２３上のアドレス）とを比較する。
ドレスが出力されると、レジスタ２の内容が１０００Ｈ
、セット数が８個となっていることから、タグメモリ４
の出力の内の上位１８ビットとアドレス線Ａ０〜Ａ２３
上のアドレスの内の上位１８ビット（アドレス線Ａ６〜
Ａ２３上のアドレス）とを比較する。
【００２６】そして、両者が一致している場合はコンパ
レータ５はＣＰＵ１がアクセスしようとするデータがキ
ャッシュメモリ上に存在するので、ヒット信号ａを出力
してＣＰＵ１にキャッシュメモリ上のデータをアクセス
させる。また、不一致の場合はキャッシュメモリ上にＣ
ＰＵ１がアクセスしようとするデータが存在しないので
、ミスヒット信号ｂを出力する。
レータ５はＣＰＵ１がアクセスしようとするデータがキ
ャッシュメモリ上に存在するので、ヒット信号ａを出力
してＣＰＵ１にキャッシュメモリ上のデータをアクセス
させる。また、不一致の場合はキャッシュメモリ上にＣ
ＰＵ１がアクセスしようとするデータが存在しないので
、ミスヒット信号ｂを出力する。
【００２７】リプレース制御回路６はミスヒット信号ｂ
が出力されると、レジスタ２の内容が１０００Ｈとなっ
ていることから、上位アドレスがアドレス線Ａ３〜Ａ２
３上のアドレスを有するデータ（８アドレス分、即ち１
６バイト分のデータ）をリプレースするためのリプレー
ス制御信号ｃを出力する。また、リプレースが行なわれ
ることにより、タグメモリ４の内容も更新される。
が出力されると、レジスタ２の内容が１０００Ｈとなっ
ていることから、上位アドレスがアドレス線Ａ３〜Ａ２
３上のアドレスを有するデータ（８アドレス分、即ち１
６バイト分のデータ）をリプレースするためのリプレー
ス制御信号ｃを出力する。また、リプレースが行なわれ
ることにより、タグメモリ４の内容も更新される。
【００２８】
【発明の効果】以上説明したように、本発明は、ミスヒ
ット時にリプレースするデータ量をレジスタに設定する
値により変更できるようにしたものであるので、システ
ムに最適なリプレースデータ量を自由に設定することが
できる。従って、本発明によれば、システムが扱う処理
内容を予測し、レジスタに設定する値を適当なものとし
ておくことにより、キャッシュメモリの使用効率を向上
させ得ると共に、プログラムの実行効率を高いものにす
ることができる効果がある。
ット時にリプレースするデータ量をレジスタに設定する
値により変更できるようにしたものであるので、システ
ムに最適なリプレースデータ量を自由に設定することが
できる。従って、本発明によれば、システムが扱う処理
内容を予測し、レジスタに設定する値を適当なものとし
ておくことにより、キャッシュメモリの使用効率を向上
させ得ると共に、プログラムの実行効率を高いものにす
ることができる効果がある。
【図１】本発明の実施例のブロック図である。
【図２】従来例のブロック図である。
１，２１…ＣＰＵ
２…レジスタ
３…セットデコーダ
４，２２…タグメモリ
５，２３…コンパレータ
６，２４…リプレース制御回路
Claims (1)
- 【請求項１】 リプレースするデータ量が設定される
レジスタと、ＣＰＵがアクセスするアドレスと前記レジ
スタの内容とに基づいてセットアドレスを求めるセット
デコーダと、該セットデコーダが求めたセットアドレス
に対応するタグアドレスを出力するタグメモリと、該タ
グメモリから出力されたタグアドレスと、前記ＣＰＵが
アクセスするアドレスと、前記レジスタの内容とに基づ
いて前記ＣＰＵがアクセスするアドレス対応のデータが
キャッシュメモリ上に存在するか否かを判定する判定手
段と、該判定手段で存在しないと判定することにより前
記ＣＰＵがアクセスするアドレスと、前記レジスタの内
容とに基づいてリプレースを行なうリプレース制御手段
とを備えたことを特徴とするキャッシュメモリコントロ
ーラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057771A JPH04274538A (ja) | 1991-02-28 | 1991-02-28 | キャッシュメモリコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057771A JPH04274538A (ja) | 1991-02-28 | 1991-02-28 | キャッシュメモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274538A true JPH04274538A (ja) | 1992-09-30 |
Family
ID=13065137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057771A Pending JPH04274538A (ja) | 1991-02-28 | 1991-02-28 | キャッシュメモリコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274538A (ja) |
-
1991
- 1991-02-28 JP JP3057771A patent/JPH04274538A/ja active Pending
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