JPH04274547A - データ転送システム - Google Patents
データ転送システムInfo
- Publication number
- JPH04274547A JPH04274547A JP5842891A JP5842891A JPH04274547A JP H04274547 A JPH04274547 A JP H04274547A JP 5842891 A JP5842891 A JP 5842891A JP 5842891 A JP5842891 A JP 5842891A JP H04274547 A JPH04274547 A JP H04274547A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- selector
- lsi
- bit group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はデータ転送システムに関し、特に
複数ビットからなるデータをＬＳＩ間で転送するデータ
転送システムに関する。
複数ビットからなるデータをＬＳＩ間で転送するデータ
転送システムに関する。
【０００２】
【従来技術】複数ビットからなるデータは、従来一度に
転送されていた。従来のデータ転送システムを図２を参
照して説明する。
転送されていた。従来のデータ転送システムを図２を参
照して説明する。
【０００３】図２を参照すると、従来のシステムはデー
タ出力側ＬＳＩ２０からデータ入力側ＬＳＩ２３にデー
タが一度に転送されていた。データ出力側ＬＳＩ２０は
、このＬＳＩ２０から出力する１８ビットのデータと２
ビットのパリティビットからなる転送対象データを選択
するセレクタ２２、およびこのセレクタ２２へのセレク
ト指示信号を格納するレジスタ２１を含む。
タ出力側ＬＳＩ２０からデータ入力側ＬＳＩ２３にデー
タが一度に転送されていた。データ出力側ＬＳＩ２０は
、このＬＳＩ２０から出力する１８ビットのデータと２
ビットのパリティビットからなる転送対象データを選択
するセレクタ２２、およびこのセレクタ２２へのセレク
ト指示信号を格納するレジスタ２１を含む。
【０００４】データ入力側ＬＳＩ２３も、ＬＳＩ２０か
ら転送されたデータを選択し格納するセレクタ付レジス
タ２５およびこのセレクタ付レジスタ２５のストローブ
信号を格納するレジスタ２４を含む。
ら転送されたデータを選択し格納するセレクタ付レジス
タ２５およびこのセレクタ付レジスタ２５のストローブ
信号を格納するレジスタ２４を含む。
【０００５】このような構成を備えた従来のシステムは
以下のような動作を行なう。すなわち、まず出力側ＬＳ
Ｉ２０のレジスタ２１にセレクタ２２のセレクト信号が
ストローブされる。次のサイクルにおいて、レジスタ２
１の出力がセレクタ２２において転送対象データを選択
する時セレクタ２２からＬＳＩ２０の出力データとして
１８データビットに２ビットのパリティビットからなる
データが出力される。
以下のような動作を行なう。すなわち、まず出力側ＬＳ
Ｉ２０のレジスタ２１にセレクタ２２のセレクト信号が
ストローブされる。次のサイクルにおいて、レジスタ２
１の出力がセレクタ２２において転送対象データを選択
する時セレクタ２２からＬＳＩ２０の出力データとして
１８データビットに２ビットのパリティビットからなる
データが出力される。
【０００６】一方、この時入力側ＬＳＩ２３において、
セレクタ付レジスタ２５のストローブ信号を格納したレ
ジスタ２４の出力が有効となり、さらにセレクタ付レジ
スタ２５のセレクト信号が転送されたデータを選択する
場合、このセレクト信号とレジスタ２４の出力によりセ
レクタ付レジスタ２５に送られた１８データビットに２
ビットのパリティビットが加えられたデータがストロー
ブされる。
セレクタ付レジスタ２５のストローブ信号を格納したレ
ジスタ２４の出力が有効となり、さらにセレクタ付レジ
スタ２５のセレクト信号が転送されたデータを選択する
場合、このセレクト信号とレジスタ２４の出力によりセ
レクタ付レジスタ２５に送られた１８データビットに２
ビットのパリティビットが加えられたデータがストロー
ブされる。
【０００７】このようにしてデータを分けることなくデ
ータ転送が実現されていた。このようなデータ転送シス
テムでは、一度に複数ビットからなるデータを転送する
。このため、転送用のＬＳＩ入出力ピンは、転送データ
のビット数分が必要である。しかしながら、入出力ピン
を数多く使っているＬＳＩにおいては、転送データ分の
入出力ピンが確保できないという欠点がある。
ータ転送が実現されていた。このようなデータ転送シス
テムでは、一度に複数ビットからなるデータを転送する
。このため、転送用のＬＳＩ入出力ピンは、転送データ
のビット数分が必要である。しかしながら、入出力ピン
を数多く使っているＬＳＩにおいては、転送データ分の
入出力ピンが確保できないという欠点がある。
【０００８】
【発明の目的】本発明の目的は、上述の欠点を除去する
ことにより転送に用いるＬＳＩの入出力ピン数を削減で
きるようにしたデータ転送システムを提供することにあ
る。
ことにより転送に用いるＬＳＩの入出力ピン数を削減で
きるようにしたデータ転送システムを提供することにあ
る。
【０００９】
【発明の構成】本発明によるデータ転送システムは、デ
ータ出力側ＬＳＩ回路は、複数ビットからなるデータを
少なくとも２回に分け送出するための選択手段と、この
選択手段の選択を制御する第１の制御手段とを備え、デ
ータ入力側ＬＳＩ回路は、少なくとも２回に分け送出さ
れたデータを送出回数と同じ回数に分けて受け入れるた
めの選択可能なデータ格納手段と、このデータ格納手段
への選択格納を制御する第２の制御手段とを備えたこと
を特徴とする。
ータ出力側ＬＳＩ回路は、複数ビットからなるデータを
少なくとも２回に分け送出するための選択手段と、この
選択手段の選択を制御する第１の制御手段とを備え、デ
ータ入力側ＬＳＩ回路は、少なくとも２回に分け送出さ
れたデータを送出回数と同じ回数に分けて受け入れるた
めの選択可能なデータ格納手段と、このデータ格納手段
への選択格納を制御する第２の制御手段とを備えたこと
を特徴とする。
【００１０】
【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１１】図１を参照すると、本発明の一実施例は、
データ出力側ＬＳＩ回路（以下出力側ＬＳＩ）１０およ
びデータ入力側ＬＳＩ回路（以下入力側ＬＳＩ）１５を
備えている。
データ出力側ＬＳＩ回路（以下出力側ＬＳＩ）１０およ
びデータ入力側ＬＳＩ回路（以下入力側ＬＳＩ）１５を
備えている。
【００１２】データ出力側ＬＳＩ１０は、ＬＳＩ１０か
ら出力する少なくとも２つに区分けが可能な転送対象の
データを選択するセレクタ１２、このセレクタ１２に対
する選択指示信号を格納するレジスタ１１、前記セレク
タ１２からのデータを２つに分け一方を選択するセレク
タ１３、およびこのセレクタ１３での選択時、選択指示
信号によりセットされ自身のセットタイミングの次のタ
イミングでリセットされる第１制御レジスタ１４を含む
。
ら出力する少なくとも２つに区分けが可能な転送対象の
データを選択するセレクタ１２、このセレクタ１２に対
する選択指示信号を格納するレジスタ１１、前記セレク
タ１２からのデータを２つに分け一方を選択するセレク
タ１３、およびこのセレクタ１３での選択時、選択指示
信号によりセットされ自身のセットタイミングの次のタ
イミングでリセットされる第１制御レジスタ１４を含む
。
【００１３】データ入力側ＬＳＩ１５は、ＬＳＩ１０か
ら転送されたデータを選択し２つに分けられるデータを
格納するセレクタ付レジスタ１７、このレジスタ１７の
ストローブ信号を格納するレジスタ１６、セレクタ付レ
ジスタ１７においてＬＳＩ１０から送出されたデータを
選択する時、そのセレクト信号によりセットされ、セッ
トタイミングの次のタイミングでリセットされる第２の
制御レジスタ１９、このレジスタ１９の出力が“１”で
、かつレジスタ１６に格納されたストローブ信号が有効
な場合、送出されたデータ９ビットに１ビットのパリテ
ィビットからなるデータをレジスタ１７の上位グループ
へ格納するための制御を行い、またレジスタ１９が“０
”の時でレジスタ１６に格納されたストローブ信号が有
効な場合送出された９ビットのデータと１ビットのパリ
ティからなるデータをレジスタ１７の下位グループに格
納するための制御を行う制御回路１８とを含む。
ら転送されたデータを選択し２つに分けられるデータを
格納するセレクタ付レジスタ１７、このレジスタ１７の
ストローブ信号を格納するレジスタ１６、セレクタ付レ
ジスタ１７においてＬＳＩ１０から送出されたデータを
選択する時、そのセレクト信号によりセットされ、セッ
トタイミングの次のタイミングでリセットされる第２の
制御レジスタ１９、このレジスタ１９の出力が“１”で
、かつレジスタ１６に格納されたストローブ信号が有効
な場合、送出されたデータ９ビットに１ビットのパリテ
ィビットからなるデータをレジスタ１７の上位グループ
へ格納するための制御を行い、またレジスタ１９が“０
”の時でレジスタ１６に格納されたストローブ信号が有
効な場合送出された９ビットのデータと１ビットのパリ
ティからなるデータをレジスタ１７の下位グループに格
納するための制御を行う制御回路１８とを含む。
【００１４】次に本発明の一実施例の動作について図面
を参照して詳細に説明する。全処理過程をサイクル１，
サイクル２およびサイクル３の３つのサイクルに分けて
図１および図３を参照して詳細に説明する。
を参照して詳細に説明する。全処理過程をサイクル１，
サイクル２およびサイクル３の３つのサイクルに分けて
図１および図３を参照して詳細に説明する。
【００１５】図３において、記載されていない機能ブロ
ックの動作は、以前の状態を保持している。まず２つに
区分けできるデータのうち上位グループのデータ転送を
行う場合を想定する。ＬＳＩ１０では、サイクル１にお
いて、セレクタ１２のセレクト信号がレジスタ１１に格
納される。この時、このセレクト信号が転送対象データ
を選択する場合、該セレクト信号により第１の制御レジ
スタ１４には“１”がセットされる。
ックの動作は、以前の状態を保持している。まず２つに
区分けできるデータのうち上位グループのデータ転送を
行う場合を想定する。ＬＳＩ１０では、サイクル１にお
いて、セレクタ１２のセレクト信号がレジスタ１１に格
納される。この時、このセレクト信号が転送対象データ
を選択する場合、該セレクト信号により第１の制御レジ
スタ１４には“１”がセットされる。
【００１６】サイクル２において、レジスタ１１の出力
によりセレクタ１２は転送対象データを選択する。第１
の制御レジスタ１４は“１”がセットされているため、
セレクタ１３は、セレクタ１２で選択された２個に分割
可能なデータのうち上位ビットグループに相当するデー
タを選択する。この選択結果は、出力側ＬＳＩ１０から
入力側ＬＳＩ１５に与えられる。
によりセレクタ１２は転送対象データを選択する。第１
の制御レジスタ１４は“１”がセットされているため、
セレクタ１３は、セレクタ１２で選択された２個に分割
可能なデータのうち上位ビットグループに相当するデー
タを選択する。この選択結果は、出力側ＬＳＩ１０から
入力側ＬＳＩ１５に与えられる。
【００１７】一方、入力側ＬＳＩ１５では、サイクル１
において、セレクタ付レジスタ１７のストローブ信号が
レジスタ１６に格納される。セレクト信号により、セレ
クタ付レジスタ１７が転送されたデータを選択する。こ
れとともにセレクタ信号は、第２の制御レジスタ１９を
セットする。
において、セレクタ付レジスタ１７のストローブ信号が
レジスタ１６に格納される。セレクト信号により、セレ
クタ付レジスタ１７が転送されたデータを選択する。こ
れとともにセレクタ信号は、第２の制御レジスタ１９を
セットする。
【００１８】サイクル２において、第２の制御レジスタ
１９のセット中でかつレジスタ１６のストローブ信号が
有効な時、出力側ＬＳＩ１０から送出されたデータの上
位ビットグループがセレクタ付レジスタ１７の上位ビッ
トグループにセレクトされる。これらの処理によりデー
タの上位ビットグループの転送が実現される。
１９のセット中でかつレジスタ１６のストローブ信号が
有効な時、出力側ＬＳＩ１０から送出されたデータの上
位ビットグループがセレクタ付レジスタ１７の上位ビッ
トグループにセレクトされる。これらの処理によりデー
タの上位ビットグループの転送が実現される。
【００１９】次に下位ビットグループのデータ転送につ
いて詳細に説明する。サイクル２において、出力側ＬＳ
Ｉ１０ではサイクル１でセットされた第１の制御レジス
タ１４がリセットされる。
いて詳細に説明する。サイクル２において、出力側ＬＳ
Ｉ１０ではサイクル１でセットされた第１の制御レジス
タ１４がリセットされる。
【００２０】サイクル３において、レジスタ１１からの
セレクト信号によりセレクタ１２は転送データを選択す
る。さらに、第１の制御レジスタ１４のリセット中、セ
レクタ１２出力の転送対象データのうち下位ビットグル
ープをセレクタ１３は選択する。選択された下位ビット
グループのデータが、出力側ＬＳＩ１０の送出データと
して入力側ＬＳＩ１５に送出される。
セレクト信号によりセレクタ１２は転送データを選択す
る。さらに、第１の制御レジスタ１４のリセット中、セ
レクタ１２出力の転送対象データのうち下位ビットグル
ープをセレクタ１３は選択する。選択された下位ビット
グループのデータが、出力側ＬＳＩ１０の送出データと
して入力側ＬＳＩ１５に送出される。
【００２１】一方、入力側ＬＳＩ１５では、サイクル１
でセットされた第２の制御レジスタ１９が、サイクル２
でリセットされる。
でセットされた第２の制御レジスタ１９が、サイクル２
でリセットされる。
【００２２】サイクル３では、レジスタ１９のリセット
中でかつレジスタ１６からのストローブ信号が有効であ
る時、出力側ＬＳＩ１０からのデータの下位ビットグル
ープがセレクタ付レジスタ１７の下位ビットグループに
ストローブされる。
中でかつレジスタ１６からのストローブ信号が有効であ
る時、出力側ＬＳＩ１０からのデータの下位ビットグル
ープがセレクタ付レジスタ１７の下位ビットグループに
ストローブされる。
【００２３】これらの処理により下位ビットグループの
データ転送が実現される。以上のようにして、出力側Ｌ
ＳＩ１０のセレクタ１２出力の２分割可能な転送対象デ
ータが上位ビットグループと下位ビットグループとに分
けられ、２回にわたって入力側ＬＳＩ１５のセレクタ付
レジスタ１７にストローブされる。この結果、データ転
送が実現される。
データ転送が実現される。以上のようにして、出力側Ｌ
ＳＩ１０のセレクタ１２出力の２分割可能な転送対象デ
ータが上位ビットグループと下位ビットグループとに分
けられ、２回にわたって入力側ＬＳＩ１５のセレクタ付
レジスタ１７にストローブされる。この結果、データ転
送が実現される。
【００２４】
【発明の効果】本発明は、複数ビットからなるデータを
転送する場合、このデータを２分し２度に渡りデータを
転送することにより、転送に用いられるＬＳＩの入出力
ピン数を削減できる効果がある。
転送する場合、このデータを２分し２度に渡りデータを
転送することにより、転送に用いられるＬＳＩの入出力
ピン数を削減できる効果がある。
【図１】本発明の一実施例を示す図である。
【図２】従来の一例を示す図である。
【図３】本発明の一実施例の動作を説明するための図で
ある。
ある。
１０ データ出力側ＬＳＩ
１１ レジスタ
１２，１３ セレクタ
１４ 第１の制御レジスタ
１５ データ入力側ＬＳＩ
１６ レジスタ
１７ セレクタ付レジスタ
１８ 制御回路
１９ 第２の制御レジスタ
Claims (1)
- 【請求項１】 データ出力側ＬＳＩ回路は、複数ビッ
トからなるデータを少なくとも２回に分け送出するため
の選択手段と、この選択手段の選択を制御する第１の制
御手段とを備え、データ入力側ＬＳＩ回路は、少なくと
も２回に分け送出されたデータを送出回数と同じ回数に
分けて受け入れるための選択可能なデータ格納手段と、
このデータ格納手段への選択格納を制御する第２の制御
手段とを備えたことを特徴とするデータ転送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5842891A JPH04274547A (ja) | 1991-02-28 | 1991-02-28 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5842891A JPH04274547A (ja) | 1991-02-28 | 1991-02-28 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04274547A true JPH04274547A (ja) | 1992-09-30 |
Family
ID=13084110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5842891A Pending JPH04274547A (ja) | 1991-02-28 | 1991-02-28 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04274547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8103464B2 (en) | 2007-03-22 | 2012-01-24 | Renesas Electronics Corporation | Test circuit, pattern generating apparatus, and pattern generating method |
-
1991
- 1991-02-28 JP JP5842891A patent/JPH04274547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8103464B2 (en) | 2007-03-22 | 2012-01-24 | Renesas Electronics Corporation | Test circuit, pattern generating apparatus, and pattern generating method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3241045B2 (ja) | マルチポート共有メモリインタフェースおよび関連の方法 | |
| GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
| JPS60136875A (ja) | ベクトル演算器 | |
| US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
| US4053947A (en) | Method and apparatus for executing sequential data processing instructions in function units of a computer | |
| JPS6215899B2 (ja) | ||
| GB2228813A (en) | Data array conversion | |
| JPS62182857A (ja) | 入出力制御装置 | |
| JP2004213666A (ja) | Ｄｍａモジュールとその操作方法 | |
| JP2748404B2 (ja) | ２項データメモリ | |
| JP2890660B2 (ja) | ビット選択形出力ポート及び出力装置 | |
| JP2788250B2 (ja) | ディジタル信号交換器及びディジタル信号交換器の選択モジュール | |
| JPH0282342A (ja) | データ通信装置 | |
| JPS5991560A (ja) | マイクロプロセツサ | |
| JPH04348642A (ja) | シリアル伝送のための機能を利用したパラレル伝送方法 | |
| JP2501827B2 (ja) | デジタル音声信号の連送装置 | |
| JPH08171626A (ja) | データ処理装置 | |
| GB2203574A (en) | Parallel processor arrays | |
| JPH05151136A (ja) | データ転送装置 | |
| JPS61148562A (ja) | 情報処理装置におけるデ−タの移送方式 | |
| JPH0282369A (ja) | データ転送方法 | |
| JPH0553961A (ja) | データ転送装置 | |
| JPS61102763A (ja) | 半導体集積回路 | |
| JPS6375957A (ja) | 割込み制御回路 | |
| JPH04219851A (ja) | 半導体集積回路 |