JPH04275448A - 評価パターン - Google Patents

評価パターン

Info

Publication number
JPH04275448A
JPH04275448A JP3712191A JP3712191A JPH04275448A JP H04275448 A JPH04275448 A JP H04275448A JP 3712191 A JP3712191 A JP 3712191A JP 3712191 A JP3712191 A JP 3712191A JP H04275448 A JPH04275448 A JP H04275448A
Authority
JP
Japan
Prior art keywords
contact hole
aluminum wiring
step coverage
wiring
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3712191A
Other languages
English (en)
Other versions
JP2965723B2 (ja
Inventor
Norio Koike
典雄 小池
Shuichi Mayumi
周一 真弓
Seiji Ueda
誠二 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP3712191A priority Critical patent/JP2965723B2/ja
Publication of JPH04275448A publication Critical patent/JPH04275448A/ja
Application granted granted Critical
Publication of JP2965723B2 publication Critical patent/JP2965723B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体プロセスの評
価パターンに関するものである。
【0002】
【従来の技術】近年、半導体素子の高密度化,高集積化
,微細化の傾向は著しい。この状況の中で、アルミニウ
ム配線と半導体素子あるいは下層の配線との電気的接続
を得るためのコンタクトホール部においてアルミニウム
配線のステップカバレッジが悪くなり、その結果コンタ
クト抵抗が増大したり、ときにはアルミニウム配線がコ
ンタクトホール部において断線するといった問題が生じ
ている。そしてこのコンタクトホール部におけるアルミ
ニウム配線のステップカバレッジを電気的に評価するこ
とが必要とされている。
【0003】上記ステップカバレッジを評価するための
従来の半導体プロセスの評価パターンを説明する。図2
(a) はコンタクトホール部におけるアルミニウム配
線のステップカバレッジを評価するための従来の半導体
プロセスの評価パターンの平面図、図2(b) は同断
面図である。図2(a) ,(b) において、1はア
ルミニウム配線、2はコンタクトホール、3は拡散層、
4は層間絶縁膜、5は素子分離酸化膜、6はSi基板で
ある。
【0004】この従来の半導体プロセスの評価パターン
は、アルミニウム配線1と拡散層3を接続する多数のコ
ンタクトホール2よりなるコンタクトチェーンとなって
おり、アルミニウム配線1は細かく分割されて隣合う2
つのコンタクトホール2をつなぎ、コンタクトホール2
はアルミニウム配線1によって完全に覆われている。こ
のコンタクトチェーンの両端に電圧を印加すると、電流
はアルミニウム配線1からコンタクトホール2を通って
拡散層3を流れ、再びコンタクトホール2を通ってアル
ミニウム配線1を流れる。この際に流れる電流を測定す
ることによりコンタクト抵抗が求められる。そして、求
めたコンタクト抵抗によりアルミニウム配線1のステッ
プカバレッジの評価ができる。
【0005】
【発明が解決しようとする課題】しかしながら上記従来
の構成によれば、コンタクトホール2の形状が歪んだ円
形や楕円形となった場合に、アルミニウム配線1のステ
ップカバレッジがコンタクトホール2内部における位置
によって一様でないために、アルミニウム配線1のステ
ップカバレッジとコンタクトホール2のサイズとの間の
定量的な評価が困難であった。
【0006】また、アルミニウム配線1のステップカバ
レッジがコンタクトホール2内部における位置によって
一様でない場合に、コンタクト抵抗はアルミニウム配線
1のステップカバレッジが良い部分で決まるため、ステ
ップカバレッジが悪い部分の評価が不可能であった。特
に、コンタクトホール2内部において部分的に断線が起
こっているときに電気的な測定ではこの断線を発見する
ことができず、ステップカバレッジの評価のために常に
ウエハを割ってコンタクトホール2の断面を走査型電子
顕微鏡(SEM)で観察しなければならなかった。
【0007】さらに、コンタクトホール2の下の拡散層
3の抵抗もコンタクト抵抗の値に含まれるため、拡散層
3の抵抗の変化とともに求めるコンタクト抵抗の値も変
化してしまうことになる。このように、アルミニウム配
線1のステップカバレッジに関する抵抗のみを分離して
測定することができず、アルミニウム配線1のステップ
カバレッジの評価を正確に行うことができなかった。
【0008】この発明の目的は、コンタクトホール部に
おける配線のステップカバレッジを電気的測定のみによ
り定量的かつ正確に評価することができる半導体プロセ
スの評価パターンを提供することである。
【0009】
【課題を解決するための手段】この発明の半導体プロセ
スの評価パターンは、半導体基板と、この半導体基板上
に形成した絶縁膜と、この絶縁膜を開口した複数のコン
タクトホールと、この複数のコンタクトホールと接続し
た単一の配線とを備えている。複数のコンタクトホール
は長辺と短辺を有し、配線は複数のコンタクトホールの
長辺よりも幅が狭くその長辺方向と直交するように複数
のコンタクトホールと接続している。
【0010】
【作用】この発明の構成によれば、長辺と短辺を有する
複数のコンタクトホールを、その長辺よりも幅の短い単
一の配線で複数のコンタクトホールと長辺方向と直交す
るように接続したことにより、配線のステップカバレッ
ジはコンタクトホール内で一様となり、部分的にステッ
プカバレッジが悪くなったり、断線したりすることがな
い。また、配線に電圧を印加すると、電流は配線のみを
流れるため、正確な配線のステップカバレッジの評価を
行うことができる。さらに、コンタクトホールの短辺の
幅と配線のステップカバレッジとの間で定量的な評価を
行うことができる。
【0011】
【実施例】この発明の一実施例を図面を参照しながら説
明する。図1(a) はコンタクトホール部におけるア
ルミニウム配線のステップカバレッジを評価するための
この発明の一実施例の半導体プロセスの評価パターンの
平面図、図1(b) は同断面図である。図1(a) 
,(b) において、1はアルミニウム配線、2はコン
タクトホール、3は拡散層、4は層間絶縁膜、5は素子
分離酸化膜、6はSi基板である。
【0012】この半導体プロセスの評価パターンは、短
辺と長辺を有するコンタクトホール2をもち、コンタク
トホール2の長辺がアルミニウム配線1の幅よりも十分
広く、連続したアルミニウム配線1がコンタクトホール
2の中央を横切っているため、アルミニウム配線1がコ
ンタクトホール2を覆う部分は幅が一様なくぼみとなっ
ている。
【0013】このようにこの実施例では、アルミニウム
配線1のステップカバレッジはコンタクトホール2内で
一様となり、部分的にステップカバレッジが悪くなった
り、断線したりすることがない。また、アルミニウム配
線1に電圧を印加すると、電流はアルミニウム配線1の
みを流れるため、求める抵抗値はアルミニウム配線1の
ステップカバレッジに関する抵抗のみによって決定され
、正確なアルミニウム配線1のステップカバレッジの評
価を行うことができる。
【0014】さらに、アルミニウム配線1に電圧を印加
した際に流れる電流値から抵抗値を求め、コンタクトホ
ール2の短辺の幅とアルミニウム配線1のステップカバ
レッジとの間で定量的な評価を行うことができる。
【0015】
【発明の効果】この発明の半導体プロセスの評価パター
ンは、長辺と短辺を有する複数のコンタクトホールを、
その長辺よりも幅の短い単一の配線で複数のコンタクト
ホールと長辺方向と直交するように接続したことにより
、配線のステップカバレッジはコンタクトホール内で一
様となり、部分的にステップカバレッジが悪くなったり
、断線したりすることがない。また、配線に電圧を印加
すると、電流は配線のみを流れるため、正確な配線のス
テップカバレッジの評価を行うことができる。さらに、
コンタクトホールの短辺の幅と配線のステップカバレッ
ジとの間で定量的な評価を行うことが可能となり、これ
により半導体素子の開発期間の短縮や製造歩留りを向上
することができる。
【図面の簡単な説明】
【図1】(a) はこの発明の一実施例の半導体プロセ
スの評価パターンの平面図、(b) は同断面図である
【図2】(a) は従来の半導体プロセスの評価パター
ンの平面図、(b) は同断面図である。
【符号の説明】
1    アルミニウム配線 2    コンタクトホール 4    層間絶縁膜 6    Si基板

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板と、この半導体基板上に形
    成した絶縁膜と、この絶縁膜を開口した長辺と短辺を有
    する複数のコンタクトホールと、この複数のコンタクト
    ホールと前記複数のコンタクトホールの長辺方向と直交
    するように接続した前記複数のコンタクトホールの長辺
    よりも幅の狭い単一の配線とを備えた半導体プロセスの
    評価パターン。
JP3712191A 1991-03-04 1991-03-04 評価パターン Expired - Fee Related JP2965723B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3712191A JP2965723B2 (ja) 1991-03-04 1991-03-04 評価パターン

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3712191A JP2965723B2 (ja) 1991-03-04 1991-03-04 評価パターン

Publications (2)

Publication Number Publication Date
JPH04275448A true JPH04275448A (ja) 1992-10-01
JP2965723B2 JP2965723B2 (ja) 1999-10-18

Family

ID=12488772

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3712191A Expired - Fee Related JP2965723B2 (ja) 1991-03-04 1991-03-04 評価パターン

Country Status (1)

Country Link
JP (1) JP2965723B2 (ja)

Also Published As

Publication number Publication date
JP2965723B2 (ja) 1999-10-18

Similar Documents

Publication Publication Date Title
US6842028B2 (en) Apparatus for testing reliability of interconnection in integrated circuit
JP2511621B2 (ja) ウェ―ハ検査装置
US6897475B2 (en) Test structure and related methods for evaluating stress-induced voiding
KR100399976B1 (ko) 콘택 저항 측정용 테스트 패턴 및 그 제조 방법
JPH08124987A (ja) 半導体装置の電気特性検査パターン及び検査方法
US20030020497A1 (en) Apparatus for testing reliability of interconnection in integrated circuit
JPH10189671A (ja) 半導体ウェーハのプロービングパッド構造
CN118841402B (zh) 一种半导体测试结构及半导体测试方法
JPH04275448A (ja) 評価パターン
US20030020026A1 (en) Method of detecting pattern defects of a conductive layer in a test key area
TWI700803B (zh) 半導體結構、半導體結構的製造方法及半導體結構之偵測短路方法
JP2004207353A (ja) 半導体装置及びその検査方法
JPH04365347A (ja) 半導体チップにおけるモニタ装置用素子構造
KR20020002734A (ko) 콘택저항 측정용 테스트 패턴 및 그의 제조 방법
US7306958B2 (en) Composite pattern for monitoring various defects of semiconductor device
JP4087289B2 (ja) 半導体装置およびその検査方法
US6677608B2 (en) Semiconductor device for detecting gate defects
KR100524458B1 (ko) 반도체 소자의 테스트 패턴
JP4306983B2 (ja) コンタクト抵抗検査用素子
KR100192578B1 (ko) 비아 저항 체크 패턴 형성 방법
KR100871756B1 (ko) 반도체 소자의 모니터링용 패턴 및 형성방법
KR100272262B1 (ko) 게이트 산화막의 특성 및 손상 측정용 테스트패턴
KR20040050522A (ko) 금속배선 형성용 오버레이 박스
JP2004014694A (ja) 配線テストパターン及びその評価方法
KR19980057582A (ko) 패드 형성방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees