JPH04276628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04276628A JPH04276628A JP6251891A JP6251891A JPH04276628A JP H04276628 A JPH04276628 A JP H04276628A JP 6251891 A JP6251891 A JP 6251891A JP 6251891 A JP6251891 A JP 6251891A JP H04276628 A JPH04276628 A JP H04276628A
- Authority
- JP
- Japan
- Prior art keywords
- heat treatment
- temperature
- buried layer
- semiconductor device
- treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 47
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 43
- 239000001301 oxygen Substances 0.000 claims abstract description 43
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 43
- 238000010438 heat treatment Methods 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000011282 treatment Methods 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 239000013078 crystal Substances 0.000 claims abstract description 6
- 238000001556 precipitation Methods 0.000 claims description 13
- 238000005247 gettering Methods 0.000 claims description 11
- 239000002244 precipitate Substances 0.000 description 13
- 238000003384 imaging method Methods 0.000 description 11
- 230000012010 growth Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000008034 disappearance Effects 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、埋め込み層を有する
半導体装置の製造方法、特にイントリンジックゲッタリ
ング（以下ＩＧと略称する）を適用した埋め込み層を有
する半導体装置の製造方法に関する。
半導体装置の製造方法、特にイントリンジックゲッタリ
ング（以下ＩＧと略称する）を適用した埋め込み層を有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置とりわけ固体撮像装置
の開発の上で、ＩＧ処理をデバイス製造プロセスに適用
するケースが増えている。例えば、「日経マイクロデバ
イス」１９８８年１１月号第１０４ 頁〜第１１１ 頁
には、ＣＣＤ型固体撮像装置において、エピタキシャル
成長した基板にＩＧ処理を施した場合に、白キズ不良に
対する歩留りが大幅に改善されたということが報告され
ている。
の開発の上で、ＩＧ処理をデバイス製造プロセスに適用
するケースが増えている。例えば、「日経マイクロデバ
イス」１９８８年１１月号第１０４ 頁〜第１１１ 頁
には、ＣＣＤ型固体撮像装置において、エピタキシャル
成長した基板にＩＧ処理を施した場合に、白キズ不良に
対する歩留りが大幅に改善されたということが報告され
ている。
【０００３】固体撮像装置にＩＧ処理を施す場合、１０
００℃以上の高温処理、５００ ℃〜１０００℃の低温
処理、８５０ ℃〜１１５０℃の中温処理からなる３段
階のＩＧ熱処理を、デバイス製造プロセス前に適用した
場合に高いゲッタリング効果が得られる。このことは特
開昭５８−２２２５２９号公報に、ＭＯＳ型固体撮像装
置に適用した場合の白キズ不良に対する歩留りの改善を
例として開示されている。また上記３段階のＩＧ熱処理
にエピタキシャル成長を組み合わせて製造したＳＩＴ型
固体撮像装置においても、同様に高いゲッタリング効果
が得られたことが、第５１回秋季応用物理学会連合討論
会予稿集２８ａ−Ｆ−１０において、ライフタイムの評
価結果として報告されている。
００℃以上の高温処理、５００ ℃〜１０００℃の低温
処理、８５０ ℃〜１１５０℃の中温処理からなる３段
階のＩＧ熱処理を、デバイス製造プロセス前に適用した
場合に高いゲッタリング効果が得られる。このことは特
開昭５８−２２２５２９号公報に、ＭＯＳ型固体撮像装
置に適用した場合の白キズ不良に対する歩留りの改善を
例として開示されている。また上記３段階のＩＧ熱処理
にエピタキシャル成長を組み合わせて製造したＳＩＴ型
固体撮像装置においても、同様に高いゲッタリング効果
が得られたことが、第５１回秋季応用物理学会連合討論
会予稿集２８ａ−Ｆ−１０において、ライフタイムの評
価結果として報告されている。
【０００４】３段階のＩＧ熱処理をデバイス製造プロセ
ス前に適用した場合に高いゲッタリング効果が得られる
理由は、ＳＩＴ型固体撮像装置の解析によれば、シリコ
ン基板のバルク欠陥分布の形態が中温の熱処理によって
、よりゲッタリング効率の大きな形態に変化するからで
あり、これにより、後に続くデバイス製造プロセス中の
汚染が効率良く基板中にゲッタリングされる。
ス前に適用した場合に高いゲッタリング効果が得られる
理由は、ＳＩＴ型固体撮像装置の解析によれば、シリコ
ン基板のバルク欠陥分布の形態が中温の熱処理によって
、よりゲッタリング効率の大きな形態に変化するからで
あり、これにより、後に続くデバイス製造プロセス中の
汚染が効率良く基板中にゲッタリングされる。
【０００５】
【発明が解決しようとする課題】このような３段階のＩ
Ｇ熱処理を埋め込み層を有する半導体装置、例えばＣＭ
ＯＳ回路内蔵のＣＭＤ（Ｃｈａｒｇｅ Ｍｏｄｕｌａｔ
ｉｏｎ Ｄｅｖｉｃｅ）型固体撮像装置に適用すること
はもちろん可能であるが、熱処理条件に十分な注意が必
要となる。この理由は、埋め込み工程においては、ウェ
ハーの酸素濃度と処理温度に依存して酸素析出核の形成
，成長あるいは消滅が起こる一方、埋め込み工程に続く
エピタキシャル成長工程においては、水素によるシリコ
ン酸化物の還元効果による酸素析出物の消滅が起こり、
この２つの工程によりシリコンのバルク中の酸素析出物
の挙動が不安定となるからである。
Ｇ熱処理を埋め込み層を有する半導体装置、例えばＣＭ
ＯＳ回路内蔵のＣＭＤ（Ｃｈａｒｇｅ Ｍｏｄｕｌａｔ
ｉｏｎ Ｄｅｖｉｃｅ）型固体撮像装置に適用すること
はもちろん可能であるが、熱処理条件に十分な注意が必
要となる。この理由は、埋め込み工程においては、ウェ
ハーの酸素濃度と処理温度に依存して酸素析出核の形成
，成長あるいは消滅が起こる一方、埋め込み工程に続く
エピタキシャル成長工程においては、水素によるシリコ
ン酸化物の還元効果による酸素析出物の消滅が起こり、
この２つの工程によりシリコンのバルク中の酸素析出物
の挙動が不安定となるからである。
【０００６】次に、この態様をＣＭＤ型固体撮像装置を
例として、ウェハー基板酸素濃度と経過工程との関係を
示す図３に基づいて説明する。なお図３において、実線
は初期基板酸素濃度が１５．２×１０１７ｃｍ−３、点
線は１８．８×１０１７ｃｍ−３の場合を示している。 高温−低温−中温の熱処理を埋め込み工程とエピタキシ
ャル成長工程の前に適用した場合、中温の熱処理によっ
て酸素析出が起こり酸素濃度は一旦低下する。その後、
この場合には埋め込み工程後も酸素濃度は変化しないが
、エピタキシャル成長工程により、酸素濃度は増大する
。これは析出物の消滅が生じたことを示している。その
後は再び酸素析出が進行し、デバイス製造工程の経過と
共に酸素濃度は低下する。このように酸素析出物が析出
−分解−再析出するように熱処理を設定すると、酸素析
出物の分解後に格子間酸素がウェハー表面まで拡散し、
その後の再析出により、表面付近に酸素析出物が生じる
。この場合にはデバイス特性が劣化する。
例として、ウェハー基板酸素濃度と経過工程との関係を
示す図３に基づいて説明する。なお図３において、実線
は初期基板酸素濃度が１５．２×１０１７ｃｍ−３、点
線は１８．８×１０１７ｃｍ−３の場合を示している。 高温−低温−中温の熱処理を埋め込み工程とエピタキシ
ャル成長工程の前に適用した場合、中温の熱処理によっ
て酸素析出が起こり酸素濃度は一旦低下する。その後、
この場合には埋め込み工程後も酸素濃度は変化しないが
、エピタキシャル成長工程により、酸素濃度は増大する
。これは析出物の消滅が生じたことを示している。その
後は再び酸素析出が進行し、デバイス製造工程の経過と
共に酸素濃度は低下する。このように酸素析出物が析出
−分解−再析出するように熱処理を設定すると、酸素析
出物の分解後に格子間酸素がウェハー表面まで拡散し、
その後の再析出により、表面付近に酸素析出物が生じる
。この場合にはデバイス特性が劣化する。
【０００７】このようなデバイス特性の劣化を防ぐには
、ＩＧ熱処理工程，埋め込み工程及びエピタキシャル成
長工程の順番、並びにそれぞれの工程の熱処理条件を、
一旦析出した酸素析出物が分解しないように適切に設定
する必要がある。本発明は、従来のＩＧ処理を適用した
埋め込み層を有する半導体装置の製造方法に、高温−低
温−中温の熱処理からなるＩＧ処理を施す場合に、一旦
析出した酸素析出物が再び分解しないようにした半導体
装置の製造方法を提供することを目的とする。
、ＩＧ熱処理工程，埋め込み工程及びエピタキシャル成
長工程の順番、並びにそれぞれの工程の熱処理条件を、
一旦析出した酸素析出物が分解しないように適切に設定
する必要がある。本発明は、従来のＩＧ処理を適用した
埋め込み層を有する半導体装置の製造方法に、高温−低
温−中温の熱処理からなるＩＧ処理を施す場合に、一旦
析出した酸素析出物が再び分解しないようにした半導体
装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するために、本発明は、シリコン単結晶基板に１００
０℃以上高温度で第１の熱処理を行うＩＧ処理工程と、
次いで埋め込み層を形成する工程と、次いでエピタキシ
ャル層を形成する工程と、次いで５００ ℃〜１０００
℃程度の低温度で第２の熱処理を行うＩＧ処理工程と、
更に続けて８５０ ℃〜１１５０℃程度の中温度で第３
の熱処理を行うＩＧ処理工程とを含んで半導体装置を製
造するものである。
決するために、本発明は、シリコン単結晶基板に１００
０℃以上高温度で第１の熱処理を行うＩＧ処理工程と、
次いで埋め込み層を形成する工程と、次いでエピタキシ
ャル層を形成する工程と、次いで５００ ℃〜１０００
℃程度の低温度で第２の熱処理を行うＩＧ処理工程と、
更に続けて８５０ ℃〜１１５０℃程度の中温度で第３
の熱処理を行うＩＧ処理工程とを含んで半導体装置を製
造するものである。
【０００９】また埋め込み層を形成する工程において、
熱処理中に酸素析出核が形成されないか若しくは少量し
か形成されないように、シリコン単結晶基板の格子間酸
素濃度と埋め込み層形成の熱処理温度とを設定するもの
である。理論的には、Ｂ． Ｒｏｇｅｒｓ ｅｔ ａｌ
．， ＶＬＳＩ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎ
ｏｌｏｇｙ ／ １９８４， ｅｄｉｔｅｄ ｂｙ Ｋ
． Ｅ．Ｂｅａｎ， ｅｔａｌ．， （Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ， Ｐｅｎｎｉｎｇ
ｔｏｎ ＮＪ， １９８４）， ｐ７４ に記載されて
いる次の（１）式で表される析出核形成速度Ｊ（ｃｍ−
３ｓ−１）を小さな数値になるように、基板格子間酸素
濃度と熱処理温度のマッチングをとればよい。 Ｊ＝Ｚ（４πＲＣ ２ ）（Ｄ／ｄ） ［Ｏｉ］２ ｅ
ｘｐ ［−１６πσ３ ／３ＧＶ ２ ｋＴ］・・・・
・・（１）Ｚ：Ｚｅｌｄｏｖｉｃｈ 係数 σ：析出物の界面エネルギー（ ｅｒｇ／ｃｍ２ ）［
Ｏｉ］：基板格子間酸素濃度（ｃｍ−３）ｄ：シリコン
の原子間距離＝２．３５×１０−８ｃｍＤ：酸素拡散係
数＝０．１７ ｅｘｐ［−２．５４ｅＶ／ｋＴ］ＴＥ
：平衡温度＝１．０３ｅＶ／ｋ（４８．８４５−ｌｎ［
Ｏｉ］）ＨＶ ：エンタルピー／ボリウム＝７．４８×
１０１０ ｅｒｇ／ｃｍＧＶ ：自由エネルギー／ボリ
ウム＝ＨＶ （ＴＥ −Ｔ）／ＴＥ ＲＣ ：臨界半径＝２σ／ＧＶ ｋ：ボルツマン定数 Ｔ：温度
熱処理中に酸素析出核が形成されないか若しくは少量し
か形成されないように、シリコン単結晶基板の格子間酸
素濃度と埋め込み層形成の熱処理温度とを設定するもの
である。理論的には、Ｂ． Ｒｏｇｅｒｓ ｅｔ ａｌ
．， ＶＬＳＩ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎ
ｏｌｏｇｙ ／ １９８４， ｅｄｉｔｅｄ ｂｙ Ｋ
． Ｅ．Ｂｅａｎ， ｅｔａｌ．， （Ｅｌｅｃｔｒｏ
ｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ， Ｐｅｎｎｉｎｇ
ｔｏｎ ＮＪ， １９８４）， ｐ７４ に記載されて
いる次の（１）式で表される析出核形成速度Ｊ（ｃｍ−
３ｓ−１）を小さな数値になるように、基板格子間酸素
濃度と熱処理温度のマッチングをとればよい。 Ｊ＝Ｚ（４πＲＣ ２ ）（Ｄ／ｄ） ［Ｏｉ］２ ｅ
ｘｐ ［−１６πσ３ ／３ＧＶ ２ ｋＴ］・・・・
・・（１）Ｚ：Ｚｅｌｄｏｖｉｃｈ 係数 σ：析出物の界面エネルギー（ ｅｒｇ／ｃｍ２ ）［
Ｏｉ］：基板格子間酸素濃度（ｃｍ−３）ｄ：シリコン
の原子間距離＝２．３５×１０−８ｃｍＤ：酸素拡散係
数＝０．１７ ｅｘｐ［−２．５４ｅＶ／ｋＴ］ＴＥ
：平衡温度＝１．０３ｅＶ／ｋ（４８．８４５−ｌｎ［
Ｏｉ］）ＨＶ ：エンタルピー／ボリウム＝７．４８×
１０１０ ｅｒｇ／ｃｍＧＶ ：自由エネルギー／ボリ
ウム＝ＨＶ （ＴＥ −Ｔ）／ＴＥ ＲＣ ：臨界半径＝２σ／ＧＶ ｋ：ボルツマン定数 Ｔ：温度
【００１０】図１は、この析出核形成速度Ｊを基板格子
間酸素濃度と処理温度との関係として表した図である。 この図からわかるように、埋め込み工程前の基板格子間
酸素濃度［Ｏｉ］がほぼ８×１０１７ｃｍ−３であれば
、９５０ ℃以上の温度処理で析出核の形成速度がほぼ
ゼロとなり、また［Ｏｉ］がほぼ１０×１０１７ｃｍ−
３であれば、１０００℃以上の処理温度で析出核の形成
速度がほぼゼロとなる。
間酸素濃度と処理温度との関係として表した図である。 この図からわかるように、埋め込み工程前の基板格子間
酸素濃度［Ｏｉ］がほぼ８×１０１７ｃｍ−３であれば
、９５０ ℃以上の温度処理で析出核の形成速度がほぼ
ゼロとなり、また［Ｏｉ］がほぼ１０×１０１７ｃｍ−
３であれば、１０００℃以上の処理温度で析出核の形成
速度がほぼゼロとなる。
【００１１】このように３段階のＩＧ熱処理工程と埋め
込み層形成工程並びにエピタキシャル層形成工程の処理
順を設定することにより、更に埋め込み層形成工程にお
ける熱処理条件を設定することにより、一旦析出した酸
素析出物の分解・消滅を防ぐことができるのみならず、
ウェル拡散工程から始まるデバイス工程前に、ゲッタリ
ング効率の大きな欠陥形態にバルク欠陥形態を変化させ
るという３段階のＩＧ熱処理の特長を利用することが可
能となる。これにより、埋め込み層を有する半導体装置
の製造においても、大きなゲッタリング効果を得ること
ができる。また、図１からわかるように、埋め込み工程
前の基板格子間酸素濃度をほぼ１０×１０１７ｃｍ−３
にすれば、１０００℃程度の埋め込み層形成の熱処理温
度で本発明の作用効果が実現でき、この場合は１×１０
１７ｃｍ−３程度の低濃度埋め込み層をも精度よく形成
可能となる。
込み層形成工程並びにエピタキシャル層形成工程の処理
順を設定することにより、更に埋め込み層形成工程にお
ける熱処理条件を設定することにより、一旦析出した酸
素析出物の分解・消滅を防ぐことができるのみならず、
ウェル拡散工程から始まるデバイス工程前に、ゲッタリ
ング効率の大きな欠陥形態にバルク欠陥形態を変化させ
るという３段階のＩＧ熱処理の特長を利用することが可
能となる。これにより、埋め込み層を有する半導体装置
の製造においても、大きなゲッタリング効果を得ること
ができる。また、図１からわかるように、埋め込み工程
前の基板格子間酸素濃度をほぼ１０×１０１７ｃｍ−３
にすれば、１０００℃程度の埋め込み層形成の熱処理温
度で本発明の作用効果が実現でき、この場合は１×１０
１７ｃｍ−３程度の低濃度埋め込み層をも精度よく形成
可能となる。
【００１２】
【実施例】次に実施例について説明する。図２は本発明
をＣＭＤ型固体撮像装置の製造方法に適用した実施例を
説明するための図で、製造工程の経過に対するシリコン
単結晶基板の格子間酸素濃度の変化を示している。３段
階の各ＩＧ熱処理工程と、埋め込み層形成工程，エピタ
キシャル層成長工程，デバイス製造工程の順序は、高温
ＩＧ熱処理−埋め込み層形成−エピタキシャル層成長−
低温ＩＧ熱処理−中温ＩＧ熱処理−デバイス製造工程の
順とし、埋め込み層形成時の熱処理は、この工程での酸
素析出核の形成を抑制できるように留意して、９００
〜１０００℃の温度範囲で行う。図２においてはデバイ
ス製造工程としてウェル拡散工程後、フィールド拡散工
程後，全工程終了後の各酸素濃度もプロットして示して
いる。
をＣＭＤ型固体撮像装置の製造方法に適用した実施例を
説明するための図で、製造工程の経過に対するシリコン
単結晶基板の格子間酸素濃度の変化を示している。３段
階の各ＩＧ熱処理工程と、埋め込み層形成工程，エピタ
キシャル層成長工程，デバイス製造工程の順序は、高温
ＩＧ熱処理−埋め込み層形成−エピタキシャル層成長−
低温ＩＧ熱処理−中温ＩＧ熱処理−デバイス製造工程の
順とし、埋め込み層形成時の熱処理は、この工程での酸
素析出核の形成を抑制できるように留意して、９００
〜１０００℃の温度範囲で行う。図２においてはデバイ
ス製造工程としてウェル拡散工程後、フィールド拡散工
程後，全工程終了後の各酸素濃度もプロットして示して
いる。
【００１３】図２からわかるように、埋め込み層形成工
程及びエピタキシャル層成長工程における基板格子間酸
素濃度の変化は認められず、これらの工程における酸素
析出核の形成・成長，消滅が起きていないことが確認さ
れた。
程及びエピタキシャル層成長工程における基板格子間酸
素濃度の変化は認められず、これらの工程における酸素
析出核の形成・成長，消滅が起きていないことが確認さ
れた。
【００１４】また、エピタキシャル層成長工程が終了し
てから、それに続く低温及び中温のＩＧ熱処理によって
酸素濃度が中温熱処理の溶解度まで低下しており、この
工程で十分に酸素析出が行われていることがわかる。更
に、ウェル拡散工程から始まるデバイス製造工程におい
ても酸素濃度は大きく変化せず、一旦形成された析出物
が溶解せずにエネルギー的に安定な欠陥形態になってい
ることが理解できる。これにより、埋め込み層形成工程
を有する固体撮像装置の製造においても、酸素析出物の
分解によるデバイス特性の劣化を抑制しながら高温−低
温−中温からなる３段階のＩＧ熱処理を適用することが
可能となる。
てから、それに続く低温及び中温のＩＧ熱処理によって
酸素濃度が中温熱処理の溶解度まで低下しており、この
工程で十分に酸素析出が行われていることがわかる。更
に、ウェル拡散工程から始まるデバイス製造工程におい
ても酸素濃度は大きく変化せず、一旦形成された析出物
が溶解せずにエネルギー的に安定な欠陥形態になってい
ることが理解できる。これにより、埋め込み層形成工程
を有する固体撮像装置の製造においても、酸素析出物の
分解によるデバイス特性の劣化を抑制しながら高温−低
温−中温からなる３段階のＩＧ熱処理を適用することが
可能となる。
【００１５】なお、上記実施例においては本発明をＣＭ
Ｄ型固体撮像装置の製造方法へ適用したものを示したが
、埋め込み層を有する半導体装置であれば、どのような
デハイスの製造方法にも本発明は適用可能であり、特に
、広い無欠陥領域幅を得るための高温ＩＧ熱処理と、拡
散を抑制した低温埋め込み熱処理の両方を必要とするデ
バイスの製造方法に好適である。
Ｄ型固体撮像装置の製造方法へ適用したものを示したが
、埋め込み層を有する半導体装置であれば、どのような
デハイスの製造方法にも本発明は適用可能であり、特に
、広い無欠陥領域幅を得るための高温ＩＧ熱処理と、拡
散を抑制した低温埋め込み熱処理の両方を必要とするデ
バイスの製造方法に好適である。
【００１６】
【発明の効果】本発明によれば、埋め込み層を有する半
導体装置の製造方法に、大きなゲッタリング能力を有す
る高温−低温−中温からなる３段階のＩＧ熱処理を、酸
素析出物の分解，拡散，再析出を抑制したままで適用可
能となる。これによりＩＧによる半導体装置特性の改善
された埋め込み層を有する半導体装置を容易に製造する
ことができる。
導体装置の製造方法に、大きなゲッタリング能力を有す
る高温−低温−中温からなる３段階のＩＧ熱処理を、酸
素析出物の分解，拡散，再析出を抑制したままで適用可
能となる。これによりＩＧによる半導体装置特性の改善
された埋め込み層を有する半導体装置を容易に製造する
ことができる。
【図面の簡単な説明】
【図１】析出核形成速度の処理温度依存性を示す図であ
る。
る。
【図２】本発明に係る半導体装置の製造方法における工
程順の基板酸素濃度の変化を示す図である。
程順の基板酸素濃度の変化を示す図である。
【図３】従来の半導体装置の製造方法における工程順の
基板酸素濃度の変化を示す図である。
基板酸素濃度の変化を示す図である。
Claims (2)
- 【請求項１】 埋め込み層を有する半導体装置の製造
方法において、シリコン単結晶基板に１０００℃以上の
高温度で第１の熱処理を行うイントリンジックゲッタリ
ング処理工程と、次いで埋め込み層を形成する工程と、
次いでエピタキシャル層を形成する工程と、次いで５０
０ ℃〜１０００℃程度の低温度で第２の熱処理を行う
イントリンジックゲッタリング処理工程と、更に続けて
８５０ ℃〜１１５０℃程度の中温度で第３の熱処理を
行うイントリンジックゲッタリング処理工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記埋め込み層を形成する工程におい
て、熱処理中に酸素析出核が形成されないか若しくは少
量しか形成されないように、シリコン単結晶基板の格子
間酸素濃度と埋め込み層形成の熱処理温度とを設定する
ことを特徴とする請求項１記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251891A JPH04276628A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6251891A JPH04276628A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276628A true JPH04276628A (ja) | 1992-10-01 |
Family
ID=13202486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6251891A Withdrawn JPH04276628A (ja) | 1991-03-05 | 1991-03-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009365A1 (fr) * | 2001-07-10 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication d'une plaquette en silicium, d'une plaquette epitaxiale en silicium, et plaquette epitaxiale en silicium |
| JP2005518663A (ja) * | 2002-02-20 | 2005-06-23 | ジェネラル・セミコンダクター・インコーポレーテッド | 低オン抵抗を有する高電圧電力ｍｏｓｆｅｔ |
-
1991
- 1991-03-05 JP JP6251891A patent/JPH04276628A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003009365A1 (fr) * | 2001-07-10 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de fabrication d'une plaquette en silicium, d'une plaquette epitaxiale en silicium, et plaquette epitaxiale en silicium |
| JPWO2003009365A1 (ja) * | 2001-07-10 | 2004-11-11 | 信越半導体株式会社 | シリコンウェーハの製造方法、シリコンエピタキシャルウェーハの製造方法、および、シリコンエピタキシャルウェーハ |
| US7033962B2 (en) | 2001-07-10 | 2006-04-25 | Shin-Etsu Handotai Co., Ltd. | Methods for manufacturing silicon wafer and silicone epitaxial wafer, and silicon epitaxial wafer |
| JP2005518663A (ja) * | 2002-02-20 | 2005-06-23 | ジェネラル・セミコンダクター・インコーポレーテッド | 低オン抵抗を有する高電圧電力ｍｏｓｆｅｔ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS583375B2 (ja) | シリコン単結晶ウエハ−の製造方法 | |
| JPH0684925A (ja) | 半導体基板およびその処理方法 | |
| JPH01202828A (ja) | 半導体装置の製造方法 | |
| JP3381816B2 (ja) | 半導体基板の製造方法 | |
| JPH05291097A (ja) | シリコン基板およびその製造方法 | |
| JPH0891993A (ja) | シリコン単結晶基板の製造方法および品質管理方法 | |
| JP3080501B2 (ja) | シリコンウェーハの製造方法 | |
| JPS59202640A (ja) | 半導体ウエハの処理方法 | |
| JPH04276628A (ja) | 半導体装置の製造方法 | |
| JPS60247935A (ja) | 半導体ウエハの製造方法 | |
| JPH05326467A (ja) | 半導体基板及びその製造方法 | |
| JP3292545B2 (ja) | 半導体基板の熱処理方法 | |
| JPH07193072A (ja) | 半導体基板の製造方法 | |
| JPS63198334A (ja) | 半導体シリコンウエ−ハの製造方法 | |
| JPS58102528A (ja) | 半導体ウエ−ハの処理方法 | |
| CN115424937B (zh) | 一种器件的鳍部结构形成方法 | |
| JPS60198735A (ja) | 半導体装置の製造方法 | |
| JP3238957B2 (ja) | シリコンウェーハ | |
| JPH05206145A (ja) | 半導体装置の製造方法 | |
| CN116798853A (zh) | 一种硅外延片的生长方法 | |
| JPS59119842A (ja) | 半導体装置の製造方法 | |
| JPH0350737A (ja) | 半導体装置の製造方法 | |
| JP2000114265A (ja) | 半導体装置の製造方法 | |
| JP2883752B2 (ja) | シリコンウェーハの製造方法 | |
| JPH0493031A (ja) | シリコン半導体基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |