JPH0427692B2 - - Google Patents
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- Publication number
- JPH0427692B2 JPH0427692B2 JP56197851A JP19785181A JPH0427692B2 JP H0427692 B2 JPH0427692 B2 JP H0427692B2 JP 56197851 A JP56197851 A JP 56197851A JP 19785181 A JP19785181 A JP 19785181A JP H0427692 B2 JPH0427692 B2 JP H0427692B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon
- silicon oxide
- element isolation
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に酸
化物を用いる素子分離層の形成方法に関する。
化物を用いる素子分離層の形成方法に関する。
従来、集積回路等に於ける素子分離の方法とし
て所謂LOCOS構造と呼ばれる酸化膜による素子
分離が広く用いられている。
て所謂LOCOS構造と呼ばれる酸化膜による素子
分離が広く用いられている。
第１図ａ〜ｃは従来のLOCOS構造の素子分離
層の形成方法を説明するための工程断面図であ
る。
層の形成方法を説明するための工程断面図であ
る。
まず、第１図ａに示すように、シリコン基板１
１にシリコン酸化膜１２を形成し、その上にシリ
コン窒化膜１３を約1000〓の厚さにCVD法で形
成し、写真食刻法により選択除去する。シリコン
窒化膜１３で覆われた部分がトランジスタの能動
領域となる部分である。
１にシリコン酸化膜１２を形成し、その上にシリ
コン窒化膜１３を約1000〓の厚さにCVD法で形
成し、写真食刻法により選択除去する。シリコン
窒化膜１３で覆われた部分がトランジスタの能動
領域となる部分である。
次に、第１図ｂに示すように、シリコン窒化膜
１３を耐酸化マスクにして熱酸化し、厚さ約1μm
の厚い酸化膜１５を形成する。この熱酸化でシリ
コン窒化膜１３の表面にシリコン酸化膜１４が形
成される。厚い酸化膜１５が素子分離層となる。
１３を耐酸化マスクにして熱酸化し、厚さ約1μm
の厚い酸化膜１５を形成する。この熱酸化でシリ
コン窒化膜１３の表面にシリコン酸化膜１４が形
成される。厚い酸化膜１５が素子分離層となる。
次に、第１図ｃに示すように、酸化膜１４を弗
酸で除去する。このとき酸化膜１５の表面も削り
取られる。次に、熱リン酸でシリコン窒化膜１４
を除去する。
酸で除去する。このとき酸化膜１５の表面も削り
取られる。次に、熱リン酸でシリコン窒化膜１４
を除去する。
このように、LOCOS構造の素子分離層は比較
的簡単な工程で形成される利点があるが、能動領
域の部分と素子分離用酸化膜の部分で段差ができ
ること及び第１図ｃの１６で示したバーズビーク
（鳥のくちばし）と呼ばれる酸化膜の能動領域へ
のしみ出しの結果素子寸法を小さくした時に、設
計寸法より能動領域が狭くなつたりする欠点があ
る。また、シリコン窒化膜１３とシリコン基板１
１の熱応力の違い等でシリコン基板１１に欠陥を
生じたりすることがあるという欠点もある。
的簡単な工程で形成される利点があるが、能動領
域の部分と素子分離用酸化膜の部分で段差ができ
ること及び第１図ｃの１６で示したバーズビーク
（鳥のくちばし）と呼ばれる酸化膜の能動領域へ
のしみ出しの結果素子寸法を小さくした時に、設
計寸法より能動領域が狭くなつたりする欠点があ
る。また、シリコン窒化膜１３とシリコン基板１
１の熱応力の違い等でシリコン基板１１に欠陥を
生じたりすることがあるという欠点もある。
本発明は上記欠点を除去し、素子分離に要する
面積の縮小を計り、かつシリコン基板に応力が付
加されたことによる欠陥の発生を防いだ半導体装
置の製造方法を提供するものである。
面積の縮小を計り、かつシリコン基板に応力が付
加されたことによる欠陥の発生を防いだ半導体装
置の製造方法を提供するものである。
本発明の半導体装置の製造方法は、半導体基板
に溝を形成する工程と、前記半導体基板に全表面
にCVD法でシリコン酸化膜を堆積する工程と、
前記溝上に堆積したシリコン酸化膜のみを電子ビ
ームあるいはレーザービーム等で照射してアニー
ルする工程とを含んで構成される。
に溝を形成する工程と、前記半導体基板に全表面
にCVD法でシリコン酸化膜を堆積する工程と、
前記溝上に堆積したシリコン酸化膜のみを電子ビ
ームあるいはレーザービーム等で照射してアニー
ルする工程とを含んで構成される。
次に、本発明を実施例により説明する。
第２図ａ〜ｃは本発明の一実施例を説明するた
めの工程断面図である。
めの工程断面図である。
まず、第２図ａに示すように、シリコン基板２
１の能動領域と部分の表面をフオトレジストで覆
い、CF4ガス中でシリコン基板２１をスパツタエ
ツチし、約1μmの深さの溝２２を形成する。次に
フオトレジストを除去し、表面に厚さ数100〓の
熱酸化膜２３を形成する。これは、スパツタエツ
チされたシリコン表面の損傷を除去するためであ
る。
１の能動領域と部分の表面をフオトレジストで覆
い、CF4ガス中でシリコン基板２１をスパツタエ
ツチし、約1μmの深さの溝２２を形成する。次に
フオトレジストを除去し、表面に厚さ数100〓の
熱酸化膜２３を形成する。これは、スパツタエツ
チされたシリコン表面の損傷を除去するためであ
る。
次に、第２図ｂに示すように、シリコン基板２
１の全表面にCVD法でシリコン酸化膜２４を約
1.2μmの厚さに堆積する。そして、電子ビームで
溝２２の上のシリコン酸化膜のみを照射して熱処
理する。本実施例の場合、加速電圧20KVビーム
径2.5μmビーム電流40μAでCW走査を行なつた。
なお、本実施例の場合の溝幅は3μmである。この
結果、能動領域上のシリコン酸化膜はアニールさ
れず、溝２２の上のシリコン酸化膜のみがアニー
ルされることになる。
１の全表面にCVD法でシリコン酸化膜２４を約
1.2μmの厚さに堆積する。そして、電子ビームで
溝２２の上のシリコン酸化膜のみを照射して熱処
理する。本実施例の場合、加速電圧20KVビーム
径2.5μmビーム電流40μAでCW走査を行なつた。
なお、本実施例の場合の溝幅は3μmである。この
結果、能動領域上のシリコン酸化膜はアニールさ
れず、溝２２の上のシリコン酸化膜のみがアニー
ルされることになる。
次に、第２図ｃに示すように、バツフアド弗酸
液により酸化膜２４をエツチングする。この時、
アニールされていないCVDシリコン酸化膜とア
ニールされた部分のシリコン酸化膜のエツチング
レートはそれぞれ4000〓／分及び800〓／分とな
り、約５：１の比があり、シリコン基板上の能動
領域となる部分の上の酸化膜は早く除去されてし
まう。この結果、溝２２の上に素子分離層として
のシリコン酸化膜２５が形成される。本実施例の
場合、３分間バツフアド弗酸液に浸すことによ
り、第２図ｃに示すように平坦な構造が得られ
た。
液により酸化膜２４をエツチングする。この時、
アニールされていないCVDシリコン酸化膜とア
ニールされた部分のシリコン酸化膜のエツチング
レートはそれぞれ4000〓／分及び800〓／分とな
り、約５：１の比があり、シリコン基板上の能動
領域となる部分の上の酸化膜は早く除去されてし
まう。この結果、溝２２の上に素子分離層として
のシリコン酸化膜２５が形成される。本実施例の
場合、３分間バツフアド弗酸液に浸すことによ
り、第２図ｃに示すように平坦な構造が得られ
た。
上記実施例ではCVD酸化膜２４の局所アニー
ルに電子ビームを用いたが、炭酸ガスレーザーを
用いてもよい。炭酸ガスレーザーの場合、波長が
10.6μmと長くSiO2に対する吸収係数が500cm-1か
ら1000cm-1と十分大きく、電子ビームの場合と同
様な効果が得られる。
ルに電子ビームを用いたが、炭酸ガスレーザーを
用いてもよい。炭酸ガスレーザーの場合、波長が
10.6μmと長くSiO2に対する吸収係数が500cm-1か
ら1000cm-1と十分大きく、電子ビームの場合と同
様な効果が得られる。
以上詳細に説明したように、本発明によれば、
酸化膜の能動領域へのしみ込みがなく、従つて素
子分離に要する面積を縮小でき、シリコン窒化膜
による基板への応力の付加がなく、基板に欠陥が
発生するのを防いだ半導体装置の製造方法が得ら
れるのでその効果は大きい。
酸化膜の能動領域へのしみ込みがなく、従つて素
子分離に要する面積を縮小でき、シリコン窒化膜
による基板への応力の付加がなく、基板に欠陥が
発生するのを防いだ半導体装置の製造方法が得ら
れるのでその効果は大きい。
第１図ａ〜ｃは従来のLOCOS構造の素子分離
層の形成方法を説明するための工程断面図、第２
図ａ〜ｃは本発明の一実施例を説明するための工
程断面図である。 １１……シリコン基板、１２……シリコン酸化
膜、１３……シリコン窒化膜、１４，１５……シ
リコン酸化膜、１６……バーズビーク、２１……
シリコン基板、２２……溝、２３……熱酸化膜、
２４，２５……CVDシリコン酸化膜。
層の形成方法を説明するための工程断面図、第２
図ａ〜ｃは本発明の一実施例を説明するための工
程断面図である。 １１……シリコン基板、１２……シリコン酸化
膜、１３……シリコン窒化膜、１４，１５……シ
リコン酸化膜、１６……バーズビーク、２１……
シリコン基板、２２……溝、２３……熱酸化膜、
２４，２５……CVDシリコン酸化膜。
Claims (1)
- 半導体基板に溝を形成する工程と、前記半導体
基板の全表面にCVD法でシリコン酸化膜を堆積
する工程と、前記溝上に堆積したシリコン酸化膜
のみを電子ビームあるいはレーザービーム等で照
射してアニールする工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197851A JPS5898935A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197851A JPS5898935A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5898935A JPS5898935A (ja) | 1983-06-13 |
| JPH0427692B2 true JPH0427692B2 (ja) | 1992-05-12 |
Family
ID=16381387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197851A Granted JPS5898935A (ja) | 1981-12-09 | 1981-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898935A (ja) |
-
1981
- 1981-12-09 JP JP56197851A patent/JPS5898935A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5898935A (ja) | 1983-06-13 |
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