JPH04278617A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH04278617A JPH04278617A JP3040286A JP4028691A JPH04278617A JP H04278617 A JPH04278617 A JP H04278617A JP 3040286 A JP3040286 A JP 3040286A JP 4028691 A JP4028691 A JP 4028691A JP H04278617 A JPH04278617 A JP H04278617A
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- JP
- Japan
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- cpu
- circuit
- reset
- signal
- watchdog timer
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明はリセット回路に係り、特
に通信回線に接続されたマイクロコンピュータの暴走対
策に係るリセット回路に関する。
に通信回線に接続されたマイクロコンピュータの暴走対
策に係るリセット回路に関する。
【０００３】
【従来の技術】従来、コンピュータ（以下、ＣＰＵとい
う）又はＣＰＵ応用電子機器に係るリセット回路は、図
３に示すように構成されていた。
う）又はＣＰＵ応用電子機器に係るリセット回路は、図
３に示すように構成されていた。
【０００４】図３において、３はモデム、４はウオッチ
ドッグタイマ回路、５は２入力のＯＲ回路、６は電源オ
ンリセット回路、７はＣＰＵである。
ドッグタイマ回路、５は２入力のＯＲ回路、６は電源オ
ンリセット回路、７はＣＰＵである。
【０００５】また、ｄはウオッチドックタイマ回路４か
らのリセットパルス、ｅは電源オンリセット回路６から
のリセットパルス、ｆはＯＲ回路５から出力されるリセ
ットパルス、ｇはＣＰＵ７から出力されるウオッチドッ
クタイマ回路４に対するリセットパルス、ｈはモデム３
とのインターフェース信号である回線捕捉要求信号であ
る。
らのリセットパルス、ｅは電源オンリセット回路６から
のリセットパルス、ｆはＯＲ回路５から出力されるリセ
ットパルス、ｇはＣＰＵ７から出力されるウオッチドッ
クタイマ回路４に対するリセットパルス、ｈはモデム３
とのインターフェース信号である回線捕捉要求信号であ
る。
【０００６】図３において、ＣＰＵ７に付随したウオッ
チドックタイマ回路４は、ＣＰＵ７が正常に動作してい
るか否かを監視している。
チドックタイマ回路４は、ＣＰＵ７が正常に動作してい
るか否かを監視している。
【０００７】この場合、ＣＰＵ７はウオッチドッグタイ
マ回路４をリセットするプログラムを実行することによ
り一定時間内にウオッチドッグタイマ回路４をリセット
するようにウオッチドッグタイマ回路用のリセットパル
スを出し続けており、一定時間内にウオッチドッグタイ
マ回路４をリセットしないと、ウオッチドッグタイマ回
路４は前記一定時間を経過したことを検出してＣＰＵ７
に対しＣＰＵ７用のリセット信号を発生し、ＣＰＵ７を
リセットして、再度正常にＣＰＵ７を動作させるように
なっていた。
マ回路４をリセットするプログラムを実行することによ
り一定時間内にウオッチドッグタイマ回路４をリセット
するようにウオッチドッグタイマ回路用のリセットパル
スを出し続けており、一定時間内にウオッチドッグタイ
マ回路４をリセットしないと、ウオッチドッグタイマ回
路４は前記一定時間を経過したことを検出してＣＰＵ７
に対しＣＰＵ７用のリセット信号を発生し、ＣＰＵ７を
リセットして、再度正常にＣＰＵ７を動作させるように
なっていた。
【０００８】従来のリセット回路は、ＣＰＵ７が暴走し
た時、ウオッチドッグタイマ回路４に対し、ウオッチド
ッグタイマ回路４用のリセットパルスｇが送られなくな
ることを期待した方法であり、予め設定された時間内に
ウオッチドッグタイマ回路４用のリセットパルスｇがウ
オッチドッグタイマ回路４に入力されない場合、ウオッ
チドッグタイマ回路４はＣＰＵ７のリセット信号ｄを送
出する。このリセット信号ｄはＯＲ回路５を通してＣＰ
Ｕ７に送られ、ＣＰＵ７は電源ＯＮ時と同様なリセット
動作を行うこととなる。
た時、ウオッチドッグタイマ回路４に対し、ウオッチド
ッグタイマ回路４用のリセットパルスｇが送られなくな
ることを期待した方法であり、予め設定された時間内に
ウオッチドッグタイマ回路４用のリセットパルスｇがウ
オッチドッグタイマ回路４に入力されない場合、ウオッ
チドッグタイマ回路４はＣＰＵ７のリセット信号ｄを送
出する。このリセット信号ｄはＯＲ回路５を通してＣＰ
Ｕ７に送られ、ＣＰＵ７は電源ＯＮ時と同様なリセット
動作を行うこととなる。
【０００９】ただし、従来のリセット回路では、ＣＰＵ
７に異常が発生してもＣＰＵ７が最低限前記ウオッチド
ッグタイマ回路４をリセットするプログラムを実行して
いれば、ＣＰＵ７の異常を検出できず、ＣＰＵ７に対す
るリセットが行われないという問題が生じていた。
７に異常が発生してもＣＰＵ７が最低限前記ウオッチド
ッグタイマ回路４をリセットするプログラムを実行して
いれば、ＣＰＵ７の異常を検出できず、ＣＰＵ７に対す
るリセットが行われないという問題が生じていた。
【００１０】
【発明が解決しようとする課題】上述のように、従来の
マイクロコンピュータのリセット回路では、少なくとも
一定時間内にウオッチドッグタイマ回路をリセットする
プログラムが動作していればＣＰＵに異常が発生してい
るとは判断されずＣＰＵにリセットがかからないため、
人手による電源ＯＦＦ−ＯＮ等の操作によるリセットが
必要となる問題があった。
マイクロコンピュータのリセット回路では、少なくとも
一定時間内にウオッチドッグタイマ回路をリセットする
プログラムが動作していればＣＰＵに異常が発生してい
るとは判断されずＣＰＵにリセットがかからないため、
人手による電源ＯＦＦ−ＯＮ等の操作によるリセットが
必要となる問題があった。
【００１１】そこで、本発明はこの問題点に鑑みてなさ
れたもので、ウオッチドッグタイマ回路では検出されな
い場合があるＣＰＵの暴走を判断して、このＣＰＵをリ
セットするリセット回路を提供することを目的とする。
れたもので、ウオッチドッグタイマ回路では検出されな
い場合があるＣＰＵの暴走を判断して、このＣＰＵをリ
セットするリセット回路を提供することを目的とする。
【００１２】［発明の構成］
【００１３】
【課題を解決するための手段】通信回線に接続されたマ
イクロコンピュータを初期化するリセット回路において
、前記通信回線を通して送られてくる着信信号を前記マ
イクロコンピュータが受信した際、前記受信から所定時
間以内に前記マイクロコンピュータが応答しない場合に
前記マイクロコンピュータを初期化することを特徴とす
るリセット回路。
イクロコンピュータを初期化するリセット回路において
、前記通信回線を通して送られてくる着信信号を前記マ
イクロコンピュータが受信した際、前記受信から所定時
間以内に前記マイクロコンピュータが応答しない場合に
前記マイクロコンピュータを初期化することを特徴とす
るリセット回路。
【００１４】
【作用】本発明のリセット回路では、通信回線に接続さ
れたマイクロコンピュータを初期化するリセット回路に
おいて、前記通信回線を通して送られてくる着信信号を
前記マイクロコンピュータが受信した際、前記受信から
所定時間以内に前記マイクロコンピュータが応答しない
場合に前記マイクロコンピュータを初期化するようにし
ている。
れたマイクロコンピュータを初期化するリセット回路に
おいて、前記通信回線を通して送られてくる着信信号を
前記マイクロコンピュータが受信した際、前記受信から
所定時間以内に前記マイクロコンピュータが応答しない
場合に前記マイクロコンピュータを初期化するようにし
ている。
【００１５】
【実施例】以下、添付図面を参照して、本発明の通信回
線に接続されたマイクロコンピュータを初期化するリセ
ット回路の一実施例を詳細に説明する。
線に接続されたマイクロコンピュータを初期化するリセ
ット回路の一実施例を詳細に説明する。
【００１６】図１は本発明のリセット回路の一実施例の
ブロック図である。
ブロック図である。
【００１７】図１において、１は着信信号検出回路、２
は計数回路、３はモデム、４はウオッチドッグタイマ回
路、５はＯＲ回路、６は電源オンリセット回路、７はＣ
ＰＵ、８は網である。 また、ｅは電源オンリセット
回路６からのリセットパルス、ｆはＯＲ回路５からのリ
セットパルス、ｈはモデム３とのインターフェース信号
である回線捕捉要求信号である。 図２（ａ）〜
（ｊ）は図１におけるタイムチャートであり、信号名Ｘ
ＹＺで、Ｘは図１の信号ａ、ｂ、ｃ、ｈのいずれかを示
す。 Ｙは１又は２であり、１は通信回線からの着信信号が１
６Ｈｚ呼出し信号による場合を、２は極性反転による着
信信号又はＩＳＤＮ網におけるＤｃｈによる着信データ
の場合を示す。Ｚは１又は２であり、１はＣＰＵが正常
に動作中の場合を、２はＣＰＵが異常動作をしている場
合を示す。
は計数回路、３はモデム、４はウオッチドッグタイマ回
路、５はＯＲ回路、６は電源オンリセット回路、７はＣ
ＰＵ、８は網である。 また、ｅは電源オンリセット
回路６からのリセットパルス、ｆはＯＲ回路５からのリ
セットパルス、ｈはモデム３とのインターフェース信号
である回線捕捉要求信号である。 図２（ａ）〜
（ｊ）は図１におけるタイムチャートであり、信号名Ｘ
ＹＺで、Ｘは図１の信号ａ、ｂ、ｃ、ｈのいずれかを示
す。 Ｙは１又は２であり、１は通信回線からの着信信号が１
６Ｈｚ呼出し信号による場合を、２は極性反転による着
信信号又はＩＳＤＮ網におけるＤｃｈによる着信データ
の場合を示す。Ｚは１又は２であり、１はＣＰＵが正常
に動作中の場合を、２はＣＰＵが異常動作をしている場
合を示す。
【００１８】例えば、図２（ａ）に示すａ１１は、図１
において信号ａを示し、通信回線からの着信信号が１６
Ｈｚ呼出し信号による場合であり、ＣＰＵ７が正常に動
作中の場合を示している。以下、図２（ｂ）〜（ｊ）も
前記同様に示される。
において信号ａを示し、通信回線からの着信信号が１６
Ｈｚ呼出し信号による場合であり、ＣＰＵ７が正常に動
作中の場合を示している。以下、図２（ｂ）〜（ｊ）も
前記同様に示される。
【００１９】図１において、ＣＰＵ７が正常に動作して
いる場合、網８から通信回線、モデム３を介して送られ
てくる着信信号ａ（図２（ａ））をＣＰＵ７が受信した
場合、ＣＰＵ７は少なくとも網８からの１６Ｈｚ呼出し
信号を３回受信するまでに、この１６Ｈｚ呼出し信号で
ある着信信号ａ（図２（ａ））に応答して回線捕捉要求
信号ｈ（図２（ｉ））をモデム３に送る。これにより、
モデム３は回線を捕捉し、網８は着信信号ａ（図２（ａ
））を停止し、網８を介した図示しない装置との間でデ
ータ伝送を行うことになる。
いる場合、網８から通信回線、モデム３を介して送られ
てくる着信信号ａ（図２（ａ））をＣＰＵ７が受信した
場合、ＣＰＵ７は少なくとも網８からの１６Ｈｚ呼出し
信号を３回受信するまでに、この１６Ｈｚ呼出し信号で
ある着信信号ａ（図２（ａ））に応答して回線捕捉要求
信号ｈ（図２（ｉ））をモデム３に送る。これにより、
モデム３は回線を捕捉し、網８は着信信号ａ（図２（ａ
））を停止し、網８を介した図示しない装置との間でデ
ータ伝送を行うことになる。
【００２０】この場合、着信信号検出回路１の出力ｂは
図２（ｅ）に示されるようなものになり、計数回路２は
この図２（ｅ）に示すパルスの数を計数するが、この計
数が３なので、この計数回路２の出力ｃは図２（ｇ）に
示されるようなものになって、ＯＲ回路５からＣＰＵ７
に対してリセットパルスは出力されない。しかし、ＣＰ
Ｕ７が暴走して異常動作をし、網８から通信回線、モデ
ム３を介して送られてくる着信信号ａをＣＰＵ７が受信
しても、この着信に対する動作を行えない場合、ＣＰＵ
７からモデム３に回線補足要求信号ｈ（（図２（ｊ））
は送られず、網８からの着信信号ａは図２（ｂ）に示す
ように停止されず、このため、着信信号検出回路１の出
力ｂは図２（ｆ）に示されるようなものになり、計数回
路２はこの図２（ｆ）に示すパルスの数を計数するが、
この計数が３を越えるために、この計数回路２の出力ｃ
は図２（ｈ）に示されるようなものになって、ＯＲ回路
５からＣＰＵ７に対してリセットパルスが出力されるこ
とになる。これによりＣＰＵ７がリセット（初期化）さ
れ、ＣＰＵ７は再び正常に動作する。
図２（ｅ）に示されるようなものになり、計数回路２は
この図２（ｅ）に示すパルスの数を計数するが、この計
数が３なので、この計数回路２の出力ｃは図２（ｇ）に
示されるようなものになって、ＯＲ回路５からＣＰＵ７
に対してリセットパルスは出力されない。しかし、ＣＰ
Ｕ７が暴走して異常動作をし、網８から通信回線、モデ
ム３を介して送られてくる着信信号ａをＣＰＵ７が受信
しても、この着信に対する動作を行えない場合、ＣＰＵ
７からモデム３に回線補足要求信号ｈ（（図２（ｊ））
は送られず、網８からの着信信号ａは図２（ｂ）に示す
ように停止されず、このため、着信信号検出回路１の出
力ｂは図２（ｆ）に示されるようなものになり、計数回
路２はこの図２（ｆ）に示すパルスの数を計数するが、
この計数が３を越えるために、この計数回路２の出力ｃ
は図２（ｈ）に示されるようなものになって、ＯＲ回路
５からＣＰＵ７に対してリセットパルスが出力されるこ
とになる。これによりＣＰＵ７がリセット（初期化）さ
れ、ＣＰＵ７は再び正常に動作する。
【００２１】また、ＣＰＵ７はウオッチドッグタイマ回
路４をリセットするプログラムを実行することにより一
定時間内にウオッチドッグタイマ回路４をリセットする
ようにウオッチドッグタイマ回路用のリセットパルスを
出し続けており、一定時間内にウオッチドッグタイマ回
路４をリセットしないと、ウオッチドッグタイマ回路４
は前記一定時間を経過したことを検出してＣＰＵ７に対
しＣＰＵ７用のリセット信号を発生し、ＣＰＵ７をリセ
ットして、再度正常にＣＰＵ７を動作させるようになっ
ており、ＣＰＵ７が暴走した時、ウオッチドッグタイマ
回路４に対し、ウオッチドッグタイマ回路４用のリセッ
トパルスｇが送られなくなり、予め設定された時間内に
ウオッチドッグタイマ回路４用のリセット信号ｇがウオ
ッチドッグタイマ回路４に入力されない場合、ウオッチ
ドッグタイマ回路４はＣＰＵ７のリセット信号ｄを送出
する。このリセット信号ｄはＯＲ回路５を通してＣＰＵ
７に送られ、ＣＰＵ７は電源ＯＮ時と同様なリセット動
作を行うこととなる。
路４をリセットするプログラムを実行することにより一
定時間内にウオッチドッグタイマ回路４をリセットする
ようにウオッチドッグタイマ回路用のリセットパルスを
出し続けており、一定時間内にウオッチドッグタイマ回
路４をリセットしないと、ウオッチドッグタイマ回路４
は前記一定時間を経過したことを検出してＣＰＵ７に対
しＣＰＵ７用のリセット信号を発生し、ＣＰＵ７をリセ
ットして、再度正常にＣＰＵ７を動作させるようになっ
ており、ＣＰＵ７が暴走した時、ウオッチドッグタイマ
回路４に対し、ウオッチドッグタイマ回路４用のリセッ
トパルスｇが送られなくなり、予め設定された時間内に
ウオッチドッグタイマ回路４用のリセット信号ｇがウオ
ッチドッグタイマ回路４に入力されない場合、ウオッチ
ドッグタイマ回路４はＣＰＵ７のリセット信号ｄを送出
する。このリセット信号ｄはＯＲ回路５を通してＣＰＵ
７に送られ、ＣＰＵ７は電源ＯＮ時と同様なリセット動
作を行うこととなる。
【００２２】また、ＣＰＵ７に異常が発生してもＣＰＵ
７が最低限前記ウオッチドッグタイマ回路４をリセット
するプログラムを実行していればＣＰＵ７の異常を検出
できずＣＰＵ７に対するリセットが行われないという問
題においても、前述した本発明のリセット回路によれば
通信回線からの着信信号によって暴走中のＣＰＵを初期
化するように動作するのでＣＰＵが本来処理すべきプロ
グラムの処理ができなくなっていることを検出して、Ｃ
ＰＵ７をリセットできる。
７が最低限前記ウオッチドッグタイマ回路４をリセット
するプログラムを実行していればＣＰＵ７の異常を検出
できずＣＰＵ７に対するリセットが行われないという問
題においても、前述した本発明のリセット回路によれば
通信回線からの着信信号によって暴走中のＣＰＵを初期
化するように動作するのでＣＰＵが本来処理すべきプロ
グラムの処理ができなくなっていることを検出して、Ｃ
ＰＵ７をリセットできる。
【００２３】なお、本実施例では、着信信号が、網８か
らの１６Ｈｚ呼出し信号である場合について説明したが
、この着信信号を、極性反転による着信信号又はＩＳＤ
Ｎ網におけるＤｃｈによる着信データの場合には、着信
信号ａは、図２（ｃ）（ＣＰＵ７が正常の場合）、図２
（ｄ）（ＣＰＵ７が異常の場合）に示すようなものにな
り、着信信号検出回路１の出力ｂも図２（ｃ）（ＣＰＵ
７が正常の場合）、図２（ｄ）（ＣＰＵ７が異常の場合
）に示すようなものになり、計数回路２の出力ｃは図２
（ｇ）（ＣＰＵ７が正常の場合）、図２（ｈ）（ＣＰＵ
７が異常の場合）に示されるようなものになり、モデム
３に送られる回線捕捉要求信号ｈは、図２（ｉ）（ＣＰ
Ｕ７が正常の場合）、図２（ｊ）（ＣＰＵ７が異常の場
合）なって、前述の本実施例と同様の動作を行う。
らの１６Ｈｚ呼出し信号である場合について説明したが
、この着信信号を、極性反転による着信信号又はＩＳＤ
Ｎ網におけるＤｃｈによる着信データの場合には、着信
信号ａは、図２（ｃ）（ＣＰＵ７が正常の場合）、図２
（ｄ）（ＣＰＵ７が異常の場合）に示すようなものにな
り、着信信号検出回路１の出力ｂも図２（ｃ）（ＣＰＵ
７が正常の場合）、図２（ｄ）（ＣＰＵ７が異常の場合
）に示すようなものになり、計数回路２の出力ｃは図２
（ｇ）（ＣＰＵ７が正常の場合）、図２（ｈ）（ＣＰＵ
７が異常の場合）に示されるようなものになり、モデム
３に送られる回線捕捉要求信号ｈは、図２（ｉ）（ＣＰ
Ｕ７が正常の場合）、図２（ｊ）（ＣＰＵ７が異常の場
合）なって、前述の本実施例と同様の動作を行う。
【００２４】又、前記実施例では、ＣＰＵ７が正常に動
作している場合、網８から通信回線、モデム３を介して
送られてくる着信信号をＣＰＵ７が受信した場合、ＣＰ
Ｕ７が少なくとも網８からの着信信号（１６Ｈｚ呼出し
信号）を３回受信するまでに応答しない場合、このＣＰ
Ｕ７を初期化するようにしているが、この際、用いられ
ている計数回路２の代わりにタイマ回路を用いて、その
回数分に相当する時間、例えば１０秒以内に応答しない
場合、このＣＰＵ７を初期化するというようにしても勿
論よい。
作している場合、網８から通信回線、モデム３を介して
送られてくる着信信号をＣＰＵ７が受信した場合、ＣＰ
Ｕ７が少なくとも網８からの着信信号（１６Ｈｚ呼出し
信号）を３回受信するまでに応答しない場合、このＣＰ
Ｕ７を初期化するようにしているが、この際、用いられ
ている計数回路２の代わりにタイマ回路を用いて、その
回数分に相当する時間、例えば１０秒以内に応答しない
場合、このＣＰＵ７を初期化するというようにしても勿
論よい。
【００２５】
【発明の効果】上述のように、本発明のリセット回路で
は、通信回線からの着信信号によって暴走中のＣＰＵを
初期化するように動作するのでＣＰＵが本来処理すべき
プログラムの処理ができなくなっていることを検出する
ことができ、ウオッチドッグタイマ回路では検出されず
に人手による電源オフ、オン又はマニュアルリセットス
イッチの操作を必要とするような異常もリセットでき、
ＣＰＵを再び正常に動作させることができる。
は、通信回線からの着信信号によって暴走中のＣＰＵを
初期化するように動作するのでＣＰＵが本来処理すべき
プログラムの処理ができなくなっていることを検出する
ことができ、ウオッチドッグタイマ回路では検出されず
に人手による電源オフ、オン又はマニュアルリセットス
イッチの操作を必要とするような異常もリセットでき、
ＣＰＵを再び正常に動作させることができる。
【図１】本発明のリセット回路の一実施例のブロック図
。
。
【図２】図１に係るタイムチャート。
【図３】従来のリセット回路のブロック図。
１…着信信号検出回路
２…計数回路（またはタイマ回路）
３…モデム
４…ウオッチドッグタイマ回路
５…ＯＲ回路
６…電源オンリセット回路
７…ＣＰＵ
８…網
ａ…着信信号
ｂ…着信信号検出回路の出力
ｃ…計数回路の出力
ｄ…ウオッチドッグタイマ回路からのリセットパルスｅ
…電源オンリセット回路からのリセットパルスｆ…ＯＲ
回路からのリセットパルス ｇ…ＣＰＵからのウオッチドッグタイマ回路に対するリ
セットパルス ｈ…回線捕捉要求信号
…電源オンリセット回路からのリセットパルスｆ…ＯＲ
回路からのリセットパルス ｇ…ＣＰＵからのウオッチドッグタイマ回路に対するリ
セットパルス ｈ…回線捕捉要求信号
Claims (1)
- 【請求項１】通信回線に接続されたマイクロコンピュー
タを初期化するリセット回路において、前記通信回線を
通して送られてくる着信信号を前記マイクロコンピュー
タが受信した際、前記受信から所定時間以内に前記マイ
クロコンピュータが応答しない場合に前記マイクロコン
ピュータを初期化することを特徴とするリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040286A JPH04278617A (ja) | 1991-03-06 | 1991-03-06 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040286A JPH04278617A (ja) | 1991-03-06 | 1991-03-06 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278617A true JPH04278617A (ja) | 1992-10-05 |
Family
ID=12576369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040286A Pending JPH04278617A (ja) | 1991-03-06 | 1991-03-06 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983362A (en) * | 1994-05-24 | 1999-11-09 | Fujitsu Limited | Non-interrupted operation control apparatus for a modulator-demodulator |
| JP6974786B1 (ja) * | 2021-03-19 | 2021-12-01 | 富士通クライアントコンピューティング株式会社 | 情報処理装置およびプログラム |
-
1991
- 1991-03-06 JP JP3040286A patent/JPH04278617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5983362A (en) * | 1994-05-24 | 1999-11-09 | Fujitsu Limited | Non-interrupted operation control apparatus for a modulator-demodulator |
| JP6974786B1 (ja) * | 2021-03-19 | 2021-12-01 | 富士通クライアントコンピューティング株式会社 | 情報処理装置およびプログラム |
| JP2022144874A (ja) * | 2021-03-19 | 2022-10-03 | 富士通クライアントコンピューティング株式会社 | 情報処理装置およびプログラム |
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