JPH0417541B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 マスタプロセツサからの制御信号によりフリツ
プフロツプをセツトし、この制御信号を順次複数
のサブプロセツサに転送して、最後のサブプロセ
ツサからの制御信号によりフリツプフロツプをリ
セツトし、所定期間内にリセツトされない時は暴
走状態と判断するものである。簡単な構成でマル
チプロセツサの暴走を検出できるものである。

〔産業上の利用分野〕

本発明は、マスタプロセツサと複数のサブプロ
セツサとからなるマルチプロセツサの暴走検出回
路に関するものである。

複数のサブプロセツサによりそれぞれ複数の装
置を制御し、それらのサブプロセツサをマスタプ
ロセツサにより制御するマルチプロセツサに於い
て、簡単な構成で暴走検出を可能とすることが要
望されている。

〔従来の技術〕

プロセツサによる制御状態が正常であるか否か
を監視する方式として、従来は、例えば、プログ
ラムメモリの予め定められた範囲内のアクセスア
ドレスではないことを検出した時に、プログラム
暴走と判断してアラーム信号を出力する方式や、
ハードクロツクによりマイクロプロセツサに割込
要求を行い、割込処理により発生されるソフトク
ロツクと、ハードクロツクとを比較して、ハード
クロツクに対してソフトクロツクが発生しない場
合に、異常と判断してアラーム信号を出力する方
式等がある。

従つて、マルチプロセツサに於いても、各プロ
セツサ対応に前述の監視手段を設けて、暴走検出
を行うことができる。

〔発明が解決しようとする問題点〕

マルチプロセツサの暴走検出手段として、前述
のように、プロセツサ対応に暴走検出手段を設け
た場合は、何れのプロセツサに暴走が発生したか
を検出することが可能となるが、マルチプロセツ
サを構成するプロセツサ数が多くなると、それに
対応して暴走検出手段を多く設けることになり、
装置規模が大きくなつて高価となる欠点がある。

本発明は、マスタプロセツサと複数のサブプロ
セツサとからなるマルチプロセツサに於いて、簡
単な構成で暴走検出を可能とすることを目的とす
るものである。

〔問題点を解決するための手段〕

本発明のマルチプロセツサの暴走検出回路は、
マスタプロセツサからの制御信号を順次サブプロ
セツサに転送して、データの授受を行うことを利
用したものであり、第１図を参照して説明する。

それぞれ複数の装置（図示を省略）の制御を行
う複数のサブプロセツサ１−１〜１−ｎと、これ
らのサブプロセツサ１−１〜１−ｎの共通の情報
の処理を行つて、これらのサブプロセツサ１−１
〜１−ｎのそれぞれを順次制御するマスタプロセ
ツサ２とを備えたマスタプロセツサに於いて、マ
スタプロセツサ２との間で最初にデータの受け渡
しを行うサブプロセツサ１−１への制御信号によ
つてセツトされ、最後にデータの受け渡しを行う
サブプロセツサ１−ｎからの制御信号によつてリ
セツトされるフリツプフロツプ３と、タイマ部５
等からの所定周期の信号をカウントし、マスタプ
ロセツサ２からの制御信号によつてクリアされる
カウンタ部４とを備えている。

フリツプフロツプ３がセツトされた後、所定期
間内にリセツトされないことをマスタプロセツサ
２が識別すると、制御信号の送出を停止する。そ
れによつてカウンタ部４のクリアが行われないの
で、カウント内容が所定値以上となり、暴走検出
信号が出力され、その暴走検出信号によつて例え
ばフリツプフロツプ６がリセツトされ、その端
子出力信号が“１”となつて、マスタプロセツサ
２に暴走検出の割込信号として加えられる。な
お、カウンタ部４の暴走検出信号をマスタプロセ
ツサ２へ暴走検出の割込信号として加えることも
できる。

〔作用〕

複数のサブプロセツサ１−１〜１−ｎは制御信
号を順次転送するように接続されており、マスタ
プロセツサ２との間で最初にデータの受け渡しを
行うサブプロセツサ１−１に制御信号が加えられ
ると、その制御信号によりフリツプフロツプ３は
セツトされ、処理終了により順次転送される制御
信号が最後にデータの受け渡しを行うサブプロセ
ツサ１−ｎから出力されると、その制御信号によ
りフリツプフロツプ３はリセツトされる。

フリツプフロツプ３がセツトされた後、所定期
間経過後にリセツトされることをマスタプロセツ
サ２が識別すると、次の制御信号を送出するが、
所定期間経過後もリセツトされないことを識別す
ると、次の制御信号の送出を停止する。それによ
つて、カウンタ部４はクリアされないので、カウ
ント内容が大きくなり、所定値以上となると、暴
走検出信号が出力される。それに伴つてマスタプ
ロセツサ２に割込信号が加えられ、例えば、シス
テムリセツトが行われる。

〔実施例〕

以下図面を参照して本発明の実施例について詳
細に説明する。

第２図は本発明の実施例のブロツク図であり、
１１−１〜１１−ｎはサブプロセツサ（SPU）、
１２はマスタプロセツサ（MPU）１３はフリツ
プフロツプ、１４はデコーダ（DEC）、１５はウ
オツチドツグタイマ回路（WDT）、１６はメイ
ンメモリ（MM）、１７はランダムアクセスメモ
リ（RAM）、１８はメインバス、１９はサブバ
ス、２０はインバータ、２１〜２４はゲート回
路、２５はドライバ、２６は発光ダイオード、２
７は電流制限用抵抗、Ｖは電源電圧である。

サブプロセツサ１１−１〜１１−ｎは、第１図
に於けるサブプロセツサ１−１〜１−ｎに相当
し、マスタプロセツサ１２は第１図に於けるマス
タプロセツサ２に相当し、フリツプフロツプ１３
は第１図に於けるフリツプフロツプ３に相当し、
デコーダ１４及びマスタプロセツサ１２が、第１
図に於けるタイマ部５に相当し、ウオツチドツグ
タイマ回路１５とマスタプロセツサ１２とにより
第１図に於けるカウンタ部４とフリツプフロツプ
６との機能を実現している。

サブプロセツサ１１−１〜１１−ｎは、図示を
省略した複数の装置の制御及び監視を行うもので
あり、監視情報に基づいてそれぞれの装置を制御
し、又は監視情報をマスタプロセツサ１２に転送
し、マスタプロセツサ１２からの制御情報に従つ
て各装置の制御を行うものである。サブプロセツ
サ１１−１〜１１−ｎとマスタプロセツサ１２と
の間は、ランダムアクセスメモリ１７を介して各
種の情報の転送が行われる。

マスタプロセツサ１２は、一定周期で制御信号
を形成する為の特定アドレスをメインバス１８に
出力し、その特定アドレスはデコーダ１４により
デコードされ、デコード出力が“１”の時は、ゲ
ート回路２１，２２が開かれ、又その立上りをマ
スタプロセツサ１２の割込信号とする。又デコー
ダ出力が“０”の時は、インバータ２０を介して
最初のサブプロセツサ１１−１に対する制御信号
となり、又ゲート回路２３，２４が開かれる。

サブプロセツサ１１−１は、この制御信号の立
上りを割込信号として動作し、マスタプロセツサ
１２からランダムアクセスメモリ１７の所定領域
に書込まれた制御情報を、ゲート回路２４からサ
ブバス１９を介して読取り、又監視情報等をサブ
バス１９からゲート回路２３を介してランダムア
クセスメモリ１７の所定領域に書込み、その処理
が終了した時に、制御信号を次のサブプロセツサ
１１−２へ割込信号として転送する。

このサブプロセツサ１１−２は、前述の場合と
同様に、ランダムアクセスメモリ１７の所定領域
に書込まれた制御情報を読取り、又監視情報等を
書込み、その処理の終了により制御信号を次のサ
ブプロセツサ１１−３へ転送する。

制御信号が順次サブプロセツサに転送されて、
マスタプロセツサ１２との間の情報の授受が行わ
れ、最後のサブプロセツサ１１−ｎがマスタプロ
セツサ１２との間の情報の授受を終了すると、制
御信号がフリツプフロツプ１３のリセツト端子Ｒ
に加えられる。従つて、サブプロセツサを多数設
けて分散制御を行わせる場合でも、マスタプロセ
ツサ１２との間でランダムアクセスメモリ１７を
介して所望の情報を円滑に受け渡しできることに
なる。

又フリツプフロツプ１３は、最初に情報の授受
を行うサブプロセツサ１１−１に対する制御信号
がセツト端子Ｓに加えられてセツトされ、最後に
情報の授受を行うサブプロセツサ１１−ｎからの
制御信号がリセツト端子Ｒに加えられてリセツト
され、その出力端子Ｑの状態は、メインバス１８
を介してマスタプロセツサ１２に読取られる。

この場合、正常であれば、所定期間内にサブプ
ロセツサ１１−１〜１１−ｎに於ける情報の授受
が順次行われるので、フリツプフロツプ１３はリ
セツトされるが、サブプロセツサ１１−１〜１１
−ｎの何れか一つでも暴走状態であると、それ以
降のサブプロセツサに制御信号が加えられなくな
るので、最後のサブプロセツサ１１−ｎから制御
信号が出力されないことになり、フリツプフロツ
プ１３はリセツトされない。従つて、セツトされ
たフリツプフロツプ１３が所定期間経過してもリ
セツトされない場合は、サブプロセツサ１１−１
〜１１−ｎの何れかが暴走したと判断することが
できる。

又フリツプフロツプ１３の出力端子Ｑに、イン
バータ２５を介して発光ダイオード２６が接続さ
れており、出力端子Ｑが“１”となると、＋Ｖの
電圧により発光ダイオード２６に電流が流れて発
光する。サブプロセツサ１１−１〜１１−ｎが正
常の場合は、一定周期でフリツプフロツプ１３の
出力端子Ｑは“１”と“０”とになり、又異常の
場合は、“１”が継続される。又マスタプロセツ
サ１２が異常の場合は、制御信号が送出されない
ので、“０”の継続となるから、発光ダイオード
２６により正常か否かの表示が可能となる。

又ウオツチドツグタイマ回路１５は、サブプロ
セツサ１１−１〜１１−ｎが総て正常に動作して
いる時に、デコーダ１４の出力信号の立上りを基
に、マスタプロセツサ１２からメインバス１８を
介してリセツトされ、このリセツトが行われない
場合は、所定の期間が経過した後、マスタプロセ
ツサ１２に暴走検出として割込信号を加えること
になり、第１図に於けるカウンタ部４とフリツプ
フロツプ６とからなる構成に対応した動作を行う
ものである。

第３図は本発明の実施例の動作説明図であり、
ａはデコーダ１４のデコード出力の制御信号、ｂ
はマスタプロセツサ１２の動作期間、ｃ〜ｅはサ
ブプロセツサ１１−１，１１−２，１１−ｎの動
作期間、ｆ〜ｈはフリツプフロツプ１３の出力端
子Ｑの状態を示し、ｆは正常時、ｇはサブプロセ
ツサ１１−１〜１１−ｎの何れかが異常の場合、
ｈはマスタプロセツサ１２が異常の場合を示す。

制御信号は、ａに示すように、マスタプロセツ
サ１２からの特定アドレスにより、“１”の期間
T1と“０”の期間T2との切替えが行われるもの
であり、デコーダ１４に例えばラツチ機能を設
け、期間T1、T2の切替えを行う特定アドレスを
用いることにより、容易に制御信号を形成するこ
とができる。この期間T1に於いては、ゲート回
路２１，２２が開かれ、又その立上りがマスタプ
ロセツサ１２への割込信号となるので、マスタプ
ロセツサ１２は、各サブプロセツサ１１−１〜１
１−ｎへの制御情報を、ゲート回路２１を介して
ランダムアクセスメモリ１７のサブプロセツサ１
１−１〜１１−ｎ対応領域に書込み、又各サブプ
ロセツサ１１−１〜１１−ｎからの情報をランダ
ムアクセスメモリ１７から読取る。このようなマ
スタプロセツサ１２の動作期間Tmより、制御信
号の期間T1は少し長く設定されている。

次の期間T2に於いては、“０”の制御信号がイ
ンバータ２０により反転されて“１”となり、そ
の立上りが最初のサブプロセツサ１１−１への割
込信号となる。又ゲート回路２３，２４が開か
れ、フリツプフロツプ１３がセツトされる。そし
て、サブプロセツサ１１−１は、マスタプロセツ
サ１２からの制御情報をランダムアクセスメモリ
１７から読取り、監視情報等をランダムアクセス
メモリ１７に書込み、その処理の終了により制御
信号も次のサブプロセツサ１１−２に転送する。
従つて、サブプロセツサ１１−１〜１１−ｎは、
ｃ〜ｅに示すように順次動作し、ランダムアクセ
スメモリ１７対するアクセス動作が総て完了でき
るように、期間T2が設定されている。

フリツプフロツプ１３は、最初のサブプロセツ
サ１１−１に加えられる制御信号の立上りでセツ
トされ、正常時は、最後のサブプロセツサ１１−
ｎの動作終了によりリセツトされるので、その出
力端子Ｑはｆのように、セツトされた後、所定期
間内にリセツトされることを繰り返す。又マスタ
プロセツサ１２は、この出力端子Ｑの状態を読取
り、正常と判断した時は、時の制御信号の為の特
定アドレスを出力し、デコーダ１４でデコードさ
れて制御信号となり、そのデコード出力の立上り
のタイミングで、マスタプロセツサ１２からメイ
ンバス１８を介して、ウオツチドツグタイマ回路
１５がリセツトされる。

フリツプフロツプ１３がセツトされた後、ｇに
示すように、所定期間経過後もリセツトされない
場合、マスタプロセツサ１２は、サブプロセツサ
１１−１〜１１−ｎの何れかが暴走していると判
断し、期間T1から期間T2への切替えを行う為の
特定アドレスを出力しない。即ち、制御信号の送
出を停止する。従つて、制御信号の立上りのタイ
ミングがなくなり、マスタプロセツサ１２により
ウオツチドツグタイマ回路１５はリセツトされな
いことになる。

ウオツチドツグタイマ回路１５は、マスタプロ
セツサ１２によりリセツトされない場合に、T3
＞T1＋T2の期間T3を経過すると、マスタプロセ
ツサ１２に割込信号を加えて、システムリセツト
を行わせるものである。

又マスタプロセツサ１２が暴走した場合は、一
定周期の制御信号が出力されないので、フリツプ
フロツプ１３はリセツト状態を継続するから、そ
の出力端子Ｑはｈに示すように“０”が継続する
ことになる。この場合も、T3＞T1＋T2の期間
T3経過後に、ウオツチドツグタイマ回路１５か
らマスタプロセツサ１２に割込信号を加えて、シ
ステムリセツトを行わせるものである。

前述のように、サブプロセツサ１１−１〜１１
−ｎの何れかが暴走した場合と、マスタプロセツ
サ１２が暴走した場合とを区別して検出すること
できる。

第４図は本発明の交換機に適用した実施例のブ
ロツク図であり、第２図と同一符号は同一部分を
示し、３１，３２はゲート回路、３３は通話路制
御回路（SPC）、３４は通話路ネツトワーク
（NW）、３５は加入者回路（LC）、３６は各種の
トランク（TRK）、３７は暴走検出回路である。

サブプロセツサ１１−１〜１１−ｉによりそれ
ぞれ複数の加入者回路３５の制御及び監視が行わ
れ、加入者の発呼、応答等を検出した情報は、そ
の収容位置情報を含めて、順次加えられる制御信
号に従つて、サブバス１９、ゲート回路３２を介
してランダムアクセスメモリ１７の所定領域に書
込まれる。又ランダムアクセスメモリ１７から読
取つた制御情報に従つて加入者回路３５の制御が
行われる。

又サブプロセツサ１１−ｊ〜１１−ｎによりそ
れぞれ複数のトランク３６の制御及び監視が行わ
れ、被呼者応答情報や着呼情報等が、制御信号に
従つて、サブバス１９、ゲート回路３２を介して
ランダムアクセスメモリ１７の所定領域に書込ま
れ、そのランダムアクセスメモリ１７から読取つ
た制御情報に従つてトランク３６の制御が行われ
る。

マスタプロセツサ１２は、ゲート回路３１、メ
インバス１８を介して、ランダムアクセスメモリ
１７から順次サブプロセツサ１１−１〜１１−ｎ
対応領域の情報を読取り、それに従つて制御情報
を書込む。又マスタプロセツサ１２は、発呼情
報、被呼者情報等を基に通話路制御装置３３に通
話路設定や通話路開放時の制御情報を加え、通話
路制御装置３３はその制御情報に従つて通話路ネ
ツトワーク３４を制御し、加入者回路３５とトラ
ンク３６との間の通話路の設定或いは開放を行わ
せる。

前述のマスタプロセツサ１２の動作とサブプロ
セツサの動作を切替える為の制御信号がデコーダ
１４から出力され、最初のサブプロセツサ１１−
１に“１”の制御信号が加えられると、その制御
信号がゲート回路３２と暴走検出回路３７とに加
えられ、最後のサブプロセツサ１１−ｎからの制
御信号が暴走検出回路３７のリセツト端子Ｒ（第
１図又は第２図のランダムアクセスメモリ３，１
３のリセツト端子Ｒに相当）に加えられる。

従つて、暴走検出回路３７は、第２図について
説明したように、最初のサブプロセツサ１１−１
に制御信号が加えられた後、所定期間内に最後の
サブプロセツサ１１−ｎから制御信号が出力され
ない時、又は所定期間以上、最初のサブプロセツ
サ１１−１への制御信号が加えられない時に、暴
走検出信号を出力し、メインバス１９を介してマ
スタプロセツサ１２に割込信号を加えて、システ
ムリセツトを行わせることになる。

〔発明の効果〕

以上説明したように、本発明は、複数のサブプ
ロセツサ１−１〜１−ｎが順次制御信号を転送し
て、制御信号を受信したサブプロセツサがマスタ
プロセツサ２との間でデータの受け渡しを行うマ
ルチプロセツサに於いて、最初にデータの受け渡
しを行うサブプロセツサ１−１に加える制御信号
によつてリセツトされ、最後にデータの受け渡し
を行うサブプロセツサ１−ｎからの制御信号によ
つてリセツトされるフリツプフロツプ３を設け、
このフリツプフロツプ３がセツトされた後に所定
期間経過してもリセツトされないことをマスタプ
ロセツサ２が識別すると、制御信号の送出を停止
するので、この制御信号によつてリセツトされる
ウオツチドツグタイマ回路１５等のカウント部４
のカウント内容が所定値以上となつて、暴走検出
信号が出力される。従つて、簡単な構成で複数の
サブプロセツサ１−１〜１−ｎの暴走を検出する
ことができる。又マスタプロセツサ２が暴走した
場合も、フリツプフロツプ３のリセツト状態が継
続することにより、容易に検出することができる
利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は本発明の実
施例の動作説明図、第４図は本発明の交換機に適
用した実施例のブロツク図である。 １−１〜１−ｎ，１１−１〜１１−ｎはサブプ
ロセツサ（SPU）、２，１２はマスタプロセツサ
（MPU）、３，１３はフリツプフロツプ、４はカ
ウンタ部、５はタイマ部、６はフリツプフロツ
プ、１４はデコーダ（DEC）、１５はウオツチド
ツグタイマ回路（WDT）、１６はメインメモリ
（MM）、１７はランダムアクセスメモリ
（RAM）、１８はメインバス、１９はサブバス、
２０はインバータ、２１〜２４はゲート回路であ
る。

Claims (1)

1. 【特許請求の範囲】 １ それぞれが複数の装置の制御を行う複数のサ
   ブプロセツサ１−１〜１−ｎと、該複数のサブプ
   ロセツサ１−１〜１−ｎの共通の情報の処理を行
   つて該複数のサブプロセツサ１−１〜１−ｎのそ
   れぞれを順次制御するマスタプロセツサ２とを備
   えたマルチプロセツサに於いて、 前記マスタプロセツサ２との間で最初にデータ
   の受け渡しを行うサブプロセツサ１−１に加える
   制御信号によりセツトされ、最後にデータの受け
   渡しを行うサブプロセツサ１−ｎからの制御信号
   によつてリセツトされるフリツプフロツプ３と、 所定周期の信号をカウントし、前記マスタプロ
   セツサ２との間で最初にデータの受け渡しを行う
   サブプロセツサ１−１に加える前記制御信号によ
   りクリアされるカウンタ部４とを備え、 前記フリツプフロツプ３のセツト、リセツト状
   態を前記マスタプロセツサ２が読取り、セツトさ
   れた後所定期間経過後もリセツトされないこと識
   別した時に、前記制御信号の送出を停止し、該制
   御信号の送出停止により前記カウント部４がクリ
   アされず、カウント内容が所定値以上となつて暴
   走検出信号を出力する構成とした ことを特徴とするマルチプロセツサの暴走検出回
   路。