JPH04278718A

JPH04278718A - 低電力プッシュプル・ドライバ回路

Info

Publication number: JPH04278718A
Application number: JP3271255A
Authority: JP
Inventors: Allan H Dansky; アラン・ハーヴェイ・ダンスキー; Jr Allan L Mullgrav; アラン・レスリー・マルグラヴ、ジュニアー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-02-12
Filing date: 1991-10-18
Publication date: 1992-10-05
Anticipated expiration: 2010-09-06
Also published as: US5121001A; EP0502805A3; JPH0783253B2; EP0502805A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路からの出力電
気信号を、該論理回路を有するチップ上の他の回路に結
合するためのドライバ回路に関する。前記ドライバ回路
は、大きな配線容量を持つ電気導体の環境を通して論理
信号をドライブする充分な能力を有する。また本発明は
、とくに、チップの冷却能力を越えずに、半導体チップ
上に回路をさらに密に配置できるように、平均電力損失
を最小化するためのプッシュプル・ドライバに関するも
のである。

【０００２】

【従来の技術】論理回路の大きな配列を用いるコンピュ
ータ・システムや他のシステムの構成において、半導体
チップの上に密配列に回路を構成するのが利点が多いこ
とがわかっている。密配列は一つのチップにより多くの
機能が存することを可能にし、データ処理や制御システ
ムを含むシステムやコンピュータの設計を容易にする。また、部品の密配列は、チップの回路の中を伝わる信号
の伝播時間を少なくし、システムの動作を速める。

【０００３】チップ上のさまざまな回路を相互に接続す
る電気的導体は、チップ上の論理回路の出力端子に静電
容量を与える。回路の中で信号を速く伝えるためには、
回路間配線によって生ずる容量を充電するのに充分なほ
ど前記論理回路の電力出力をブーストするためにドライ
バ回路を該論理回路の出力端子において使用するのが常
である。回路間配線に大量の電流を加えることで、前記
ドライバ回路は、回路間配線の容量効果を克服すること
ができ、回路間の信号の速い伝達を可能にする。

【０００４】コンピュータ・チップ上に用いられる回路
形態の例として、カスコード電流スイッチは、論理回路
の通常の形態であり、エミッタ・フォロワはドライバ回
路の通常の形態である。典型的には、エミッタ・フォロ
ワは、カスコード回路と共に働いて、該カスコード回路
の出力信号を、チップ上の他の回路に与える。エミッタ
・フォロワ回路は、例として、バイポーラ・トランジス
タと、該バイポーラ・トランジスタのエミッタ端子に接
続された抵抗器を含む。論理信号の一部の間、前記トラ
ンジスタは、前記抵抗器を通して、該抵抗器の両端に電
圧降下を生み出すために電流をドライブする伝導モード
に置かれる。電圧降下は、他の回路に加えられる出力信
号を表す。これは、ときにプルアップ電圧と称され、比
較的速く発生する。さらなる論理信号の一部の間、前記
トランジスタは電流と前記抵抗器の両端の電圧がゼロに
まで下がるのを可能にするように、非伝導の状態に置か
れる。これはプルダウン電圧と称される。しかし、前記
出力信号のプルダウン電圧段の間、前記電圧降下は、前
記配線容量と該配線容量を放電する前記抵抗器の抵抗値
に基づいた速さで発生する。このように、前記プルダウ
ン電圧は、前記抵抗が容量の速い放電のために充分に小
さくないかぎり、比較的ゆっくり発生する。

【０００５】

【発明が解決しようとする課題】小さなエミッタ抵抗の
使用には問題が一つ生じる。小さな抵抗値は大量の電流
を取り出し、その結果、大量の電力の損失が生じるから
である。大量の電力の損失の結果、前記エミッタ・フォ
ロワ・ドライバ回路の使用は、回路チップの動作におい
て非効率的になり、チップの温度を安全な作動温度に維
持する冷却器の負担が増えることになる。とくに、前記
エミッタ・フォロワ回路の大きな電力消費は、チップ動
作時における過度な温度上昇のゆえに、一つのチップの
上に構成される回路の密度を制限することに注目すべき
である。この問題に対する一つの解決方法は、参考とし
て引用される、Ｄａｎｓｋｙに付与された米国特許第４
、６０５、８７０号に開示されたプッシュプル・ドライ
バの使用である。本発明は、その特許で開示された回路
の改良である。

【０００６】

【課題を解決するための手段】上記の問題は、カスコー
ド電流スイッチ論理回路の出力端子に与えられるような
、相補的な二つの入力信号に作用するプッシュプル・ド
ライバ回路によって、解決され、他の利点も得られるの
である。このドライバ回路は、カスコード回路の第一の
出力端子に接続されたベース端子と、通常のエミッタ・
フォロワ回路の構成におけるエミッタ抵抗器の代役とな
る第二のバイポーラ・トランジスタに接続されるエミッ
タ端子を有する第一のバイポーラ・トランジスタを有す
る。電流をパスするための前記第一のトランジスタの活
動化の間、これはプルアップ段であるが、前記第二のト
ランジスタは負荷を通った前記第一のトランジスタから
の電流が与える電圧降下を発現させる静止状態にある。前記第一のトランジスタにおける電流を止めるための前
記第一のトランジスタの非活動化の間、前記第二のトラ
ンジスタの両端の電圧降下は減少する。これはプルダウ
ン段である。前記第二のトランジスタのコレクタ端子に
おける電圧は、ドライバ回路の出力信号として役立つ。

【０００７】本発明の特徴によると、前記プルダウン段
の間、前記第二のトランジスタは、第二のトランジスタ
の両端の電圧降下の速い減少のために電流を瞬間的に通
すために活動化される。前記プルダウン段の間の、前記
第二のトランジスタにおける電流は、ドライバ回路の出
力端子に接続された配線が生ずる容量を急速に放電する
のに十分な電力を供給する。その配線は典型的には、半
導体回路チップの回路間配線である。このように、本発
明のドライバ回路は、プルアップ段およびプルダウン段
の間、出力電圧の状態における速い遷移をもたらすので
ある。

【０００８】本発明の特徴は、前記ドライバ回路の二つ
の出力論理状態、すなわち低電圧状態および高電圧状態
が、前記第一のトランジスタおよび前記第二のトランジ
スタにおける最小の静止電流のみによって維持できるよ
うにすることである。前記第一のトランジスタにおける
高電圧は、プルアップ段の発端における論理信号のリー
ディング・エッジ区間の際にのみ発生する。前記第二の
トランジスタにおける高電流は、プルダウン段の発端に
おける論理信号のリーディング・エッジ区間の際にのみ
発生する。その結果、エミッタ・フォロワに比較して、
前記ドライバ回路が損失する電力が著しく減少する。

【０００９】本発明のさらなる特徴によると、前記第二
のトランジスタによる速い応答を確保するために、前記
第二のトランジスタを飽和状態に置くことを避けること
が重要である。これは、ドライバ回路に、前記第二のト
ランジスタを活動化する活動化回路を構成するための、
第三のトランジスタ、第四のトランジスタ、第五のトラ
ンジスタ、及び３つの抵抗器の組合わせを付与すること
で達成できる。活動化回路は、前記カスコード回路の第
二の出力端子によって駆動され、前記カスコード回路の
前記第二の出力端子からの信号のリーディング・エッジ
に応答して、前記第二のトランジスタにおける電流を瞬
間的に活動化する。第三のトランジスタは、前記信号の
リーディング・エッジ区間の際にのみ、前記カスコード
回路の第二の出力端子からの信号を結合するために、前
記トランジスタのベース−コレクタ接合の容量を強調す
るようにバイアスをかけられる。それ以外の時には、前
記第三のトランジスタは、前記第二のトランジスタへの
信号の伝送に関しては本質的に休止状態とみなせる。前
記第二のトランジスタは、該第二のトランジスタが活動
化されたとき、二つの抵抗器によって形成されるベース
電流供給によって静止電流状態に維持される。前記第二
のトランジスタが非活動化されると、三つの前記抵抗器
および前記第三のトランジスタによって構成する電流ミ
ラーによって、前記第二のトランジスタにおいて、小さ
な静止電流が維持される。この準備状態によって、次の
プルダウン信号における速いターンオンを確保できるの
である。

【００１０】前記第四のトランジスタは、前記第三のト
ランジスタの容量を介した前記ベース端子への信号の伝
達の間、前記第二のトランジスタへの過剰なベースドラ
イブの進展を防止するために、前記第二のトランジスタ
のベース−コレクタ端子の間に、前記第二のトランジス
タにおける電流とは反対方向に、接続される。前記第四
のトランジスタは、前記電流フィードの二つの抵抗器に
よってバイアスをかけられる。前記第五のトランジスタ
および三番目の抵抗器は、エミッタ・フォロワの方式で
、前記カスコード回路の前記第二の出力端子の信号を結
合するように、前記第三のトランジスタに接続される。前記第五のトランジスタは、前記プルダウン段の発端に
おいて、前記第二のトランジスタを活動化するために、
前記第三のトランジスタの容量を介して、比較的高い電
力を供給するように動作するのである。

【００１１】

【実施例】図１は、半導体回路チップの構成に用いられ
る電気的伝導材料および半導体材料で作られた層１２（
図では簡略のため２つの層のみ示した）からなる回路チ
ップ１０の一部分を示したものである。例として、チッ
プ１０がコンピュータの一部と仮定すると、チップ１０
は、ドライバ回路１６を論理回路１８に接続する電気的
に伝導性のある金属片、あるいはリード線２０を介して
複数の論理回路１８に広げるため、ドライバ回路１６を
介して出力信号を出すカスコード電流スイッチ回路１４
などの、論理回路の相互接続を含んでいる。層１２にお
けるリード線２０と金属材料の間の容量を含む論理回路
１８及びリード線２０は、ドライバ回路１６が駆動する
負荷２２を構成する。負荷２２の容量部は、ドライバ回
路１６から論理回路１８への論理信号の速い伝送を可能
にするため、カスコード回路１４が出力する論理信号の
正負の遷移の間、負荷２２の容量部に充電するように前
記ドライバからの十分な電力を必要とする。

【００１２】本発明によれば、ドライバ回路１６は、該
ドライバ回路１６における平均電力損失を減らす一方、
カスコード回路１４から負荷２２への論理信号の速い伝
送を実現する。ドライバ回路１６は、線２４および２６
を介して、カスコード回路１４が供給する１対の相補的
入力論理信号によって、動作し、該１対の相補的入力論
理信号は、ドライバ回路１６が論理信号における正負の
遷移のどちらにおいても、負荷２２をドライブするため
のプッシュプル機能に電流を送ることを可能にする。こ
れについては、さらに図２で詳細に説明する。

【００１３】図２は、カスコード回路１４の、ドライバ
回路１６を介した負荷２２への接続を示し、カスコード
回路１４およびドライバ回路１６の構成の詳細も示して
いる。カスコード回路１４は、ドライバ回路１６の作動
に適した１対の相補的出力信号を供給する論理回路の例
として示した。カスコード回路１４は、抵抗器３２によ
って接地３４に接続するエミッタ端子３０を持つパイボ
ーラ・トランジスタ２８が供給する共通の電流源から広
がる複数の分岐を持った樹状に構成されている。よく知
られたバイアス電圧回路３６は、カスコード回路１４に
電流をドライブするために前記トランジスタを活動化す
るように該トランジスタ２８のベース端子３８にＤＣバ
イアスをかける。トランジスタ２８のコレクタ端子４０
は、カスコード回路１４の二つの分岐に接続し、該二つ
の分岐は、バイポーラ・トランジスタ４２および４４に
よって表される。トランジスタ４２の分岐は、左分岐と
右分岐に別れる。左分岐は、バイポーラ・トランジスタ
４６および４８、抵抗器５０および５２から構成される
。右分岐はバイボーラ・トランジスタ５４および５６、
抵抗器５８および６０から構成される。トランジスタ４
４を有する分岐のさらなる構成については、トランジス
タ４２を有する分岐と同じ形態を持ち、点線４６によっ
て例示的に示す。二つの入力端子６２および６４は、ト
ランジスタ４２によって表されるカスコード回路１４の
分岐に供給され、入力端子６２は、トランジスタ４２の
ベース端子に接続され、入力端子６４は、トランジスタ
４６のベース端子に接続される。

【００１４】動作時においては、トランジスタ２８、４
２、４４、４６、５４、４８、５６はＮＰＮ型である。抵抗器５０および５２は、正電圧Ｖｃｃのソース６８と
、トランジスタ４８のエミッタ端子とトランジスタ４６
のコレクタ端子の間にある分岐点７０との間に直列に接
続する。抵抗器５０および５２は、カスコード回路１４
のその分岐の伝導の間、トランジスタ４８における前記
静止動作電流を確立するため、トランジスタ４８にベー
ス電流を送るように、トランジスタ４８のベース端子に
接続される抵抗器５０および５２の分岐点を有する分圧
バイアス回路を構成する。同様に、抵抗器５８および６
０は、ソース６８と、トランジスタ５６のエミッタ端子
とトランジスタ５４のコレクタ端子の間にある分岐点７
２との間に直列に接続する。抵抗器５８および６０は、
カスコード回路１４のその分岐の伝導の間、トランジス
タ５６における前記静止動作電流を確立するためトラン
ジスタ５６にベース電流を送るように、トランジスタ５
６のベース端子に接続される抵抗器５８および６０の分
岐点を有する分圧バイアス回路を構成する。

【００１５】カスコード回路１４を通して電流を通すた
めのトランジスタ２８の活動化と同時に、前記電流は、
それぞれの分岐のゲート信号即ち論理信号の存在するか
否かに基づいて、トランジスタ４２の分岐、あるいはト
ランジスタ４４の分岐のどちらかを通る。入力端子６２
に加えられる電圧が高く、トランジスタ４４のベース端
子に、バイアス回路（図示せず）からの電圧の名目値が
供給されると仮定すると、トランジスタ２８からのすべ
ての電流はトランジスタ４２に流れる。さらに、入力端
子６４に加えられる電圧が低く、トランジスタ５４のベ
ース端子に、バイアス回路（図示せず）からの電圧の名
目値が供給されると仮定すると、トランジスタ２８から
のすべての電流はトランジスタ５４およびトランジスタ
５６に流れる。カスコード回路１４の出力線２４と２６
はそれぞれ分岐点７０と７２に接続する。論理０信号を
あらわす端子６４における低電圧は、線２４で高電圧を
、線２６で低電圧を生み出す。論理１信号をあらわす端
子６４における高電圧は線２４で低電圧を、線２６で高
電圧を生み出す。

【００１６】本発明によると、ドライバ回路１６の望ま
しい実施例は、五つのＮＰＮバイポーラ・トランジスタ
７４、７６、７８、８０、８２と、三つの抵抗器８４、
８６、８８から構成される。カスコード回路１４の出力
信号を受け取るために、トランジスタ７４のベース端子
は、線２４に接続し、トランジスタ８２のベース端子は
線２６に接続する。トランジスタ７４および７６は、ソ
ース６８と正の電圧Ｖｔの第二ソース６６の間に直列に
接続し、トランジスタ７４のエミッタ端子は、分岐点９
０を介して、トランジスタ７６のコレクタ端子に接続す
る。ソース６６における電圧Ｖｔはソース６８における
電圧Ｖｃｃよりも小さい。トランジスタ７４のコレクタ
端子は、ソース６８と接続し、トランジスタ７６のエミ
ッタ端子はソース６６と接続する。分岐点９０はドライ
バ回路１６の出力端子として働き、負荷２２と接続する
。トランジスタ７６はトランジスタ７４の負荷として機
能する。分岐点９０と接地３４の間の電圧降下は、ドラ
イバ回路１６の出力電圧として役立つ。

【００１７】トランジスタ８２および抵抗器８８は、ソ
ース６８とソース６６の間に直列に接続し、前記トラン
ジスタのコレクタ端子はソース６８に接続し、抵抗器８
８はトランジスタ８２のエミッタ端子とソース６６の間
を接続する。トランジスタ７８は、分岐点９２において
、トランジスタ８２と７６の間に接続し、トランジスタ
７８のコレクタ端子は、分岐点９２において、トランジ
スタ８２のエミッタ端子と接続する。トランジスタ７８
のエミッタ端子とベース端子は、分岐点９４において、
トランジスタ７６のベース端子と接続する。トランジス
タ８０は、トランジスタ７６のベース端子とコレクタ端
子の間に接続し、トランジスタ８０のコレクタ端子は、
分岐点９４において、トランジスタ７６のベース端子と
接続し、トランジスタ８０のエミッタ端子は、分岐点９
０において、トランジスタ７６のコレクタ端子と接続す
る。トランジスタ７４のベース端子に高電圧を加えるこ
とによって、電流を誘起するために、トランジスタ７４
を活動化すると同時に、トランジスタ８２は、線２４と
２６上の論理信号の相補的関係のために、そのベース端
子に対して低電圧を加えられることによって、そこにお
ける電流を止めるように非活動化される。トランジスタ
８２の活動化は、抵抗器８８に電流を生み出し、抵抗器
８８の両端で比較的高い電圧降下が生じる。トランジス
タ８２の非活動化は、トランジスタ８２における電流を
止め、抵抗器８８の両端に比較的低い電圧を生ずる。

【００１８】抵抗器８４および８６は、ソース６８およ
び、トランジスタ７８のエミッタ端子とトランジスタ７
６のベース端子の間にある分岐点９４との間に直列に接
続する。これはソース６８とソース６６の間に３つの抵
抗器８４、８６、８８と、トランジスタ７８による直列
回路を作る。この直列回路は、トランジスタ８２の非活
動状態の間、トランジスタ７８に逆方向のバイアスをか
け、抵抗器８４と８６の間の分岐点９６において、ベー
ス電流をトランジスタ８０のベース端子に加えるための
バイアス電圧を供給する。トランジスタ８２の非活動状
態の間、分岐点９６における電圧は、トランジスタ８０
における順方向電流を妨げるように、トランジスタ８０
に逆方向のバイアスをかける。トランジスタ８２が活動
化状態の間、分岐点９０において低下する電圧は、トラ
ンジスタ８０に順方向の電流を誘起するために、トラン
ジスタ８０に順方向のバイアスをかける。トランジスタ
７８の逆方向のバイアスは、トランジスタ７８のベース
−コレクタ接合の両端に、順方向のバイアスの際の容量
に比べて、比較的高い容量を誘起する。トランジスタ７
８の逆方向のバイアスによって誘起される前記容量は、
疑似的に容量９８によって表される。

【００１９】図３および図４に関して、動作時に、三つ
のグラフＡ、Ｂ、Ｃはそれぞれ入力ポート６４、線２４
、線２６の波形を示す。図３および図４のグラフの準備
において、２ピコファラドの負荷容量を仮定する。図２
の回路における位置と波形が照応するように、図２の参
照番号をそれぞれのグラフの波形に添付する。図３のグ
ラフＡの波形において時間Ｔ１における負の遷移が生じ
た時に、グラフＢの波形には正の遷移があり、グラフＣ
の波形には負の遷移がある。必要なら、線２４あるいは
線２６の波形における正の遷移を前記波形のパルスのリ
ーディング・エッジとみなし、前記波形の負の遷移をト
レーリング・エッジとみなすことができる。これらの遷
移のすぐ後の、時間Ｔ２において、以下のような電圧状
態を観察できる。トランジスタ８２は、消勢し、分岐点
９２は、トランジスタ７６の非活動化によって、低電圧
（グラフＥ）を示す。分岐点９２における電圧の指数関
数的減衰が、分岐点９２に接続する素子群に関わる浮遊
容量から発生し、電圧の減衰は、トランジスタ８２にお
ける電流の停止の際に発生する。分岐点９６（グラフＧ
）および分岐点９０（グラフＤ）は、トランジスタ８０
の非活動化のために、ほとんど同じ電圧を示す。トラン
ジスタ７４は、プルアップ段であるトランジスタ７６を
通る電流を高めるために活動化されており、分岐点９０
（グラフＤ）における高電圧によって明示されるように
、トランジスタ７４の両端では電圧降下は減少し、トラ
ンジスタ７６の両端では電圧降下は増加する。分岐点９
２および９４の間の電圧差は、容量９８の両端における
電圧降下であることがわかる。

【００２０】サイクルのこの位置において、抵抗器８４
、８６、８８およびトラジスタ７８は、トランジスタ７
６における電流を制御する電流ミラーを形成する。トラ
ンジスタ７６のベース−エミッタ電圧は、トランジスタ
７８のベース−コレクタ電圧に、抵抗器８８の両端にお
けるごくわずかな電圧降下を足したものに等しいことが
図２からわかる。電流ミラーにおける電流は、設計によ
って、電力を無駄にせずに、前記７６を活動化するのに
十分な限界の電流を維持するように制御される。この特
徴は、次のプルダウン信号で、トランジスタ７６を非常
に速くターンオンするという利点を有する。

【００２１】図４の時間Ｔ３において、線２４および２
６における電圧の遷移は、トランジスタ７４を非活動状
態にし、トランジスタ８２を活動化する。これはトラン
ジスタ７４の両端の電圧降下を増加させ、トランジスタ
８２の両端の電圧降下を減少させる。分岐点９２におけ
る電圧の急な増加は、容量９８によって、トランジスタ
７６のベース端子に伝えられ、結果として、ベース電流
のサージが起こり、それは分岐点９０および負荷２２に
おいて、電圧を急速にプルダウンするためにトランジス
タ７６を活動化する。これはプルダウン段である。容量
９８が供給するベース電流は、短いサージの性質を持ち
、このサージは容量９８が放電する間だけ持続する。しかしながら、本発明の特徴によると、前記電流サージ
の持続は、負荷２２における電圧をプルダウンするのに
十分であり、入力端子６４から負荷２２への信号の速い
伝送を可能にするために、負荷２２の容量素子から電流
を引き出すのに十分トランジスタをパワー付勢する。

【００２２】線２４および線２６上の電圧の継続的な遷
移のあいだ、トランジスタ７６の速い応答を確保するた
めに、トランジスタ７６に対してベース電流サージを加
えることによる深い飽和に達することを防止することが
大切である。本発明の一つの特徴によると、容量９８に
よるベース電流サージの間、分岐点９０において降下す
る電圧は、トランジスタ８０が、分岐点９４から分岐点
９０への過剰な電流を伝導するように活動化し、それに
よって、トランジスタ７６の飽和を防止する。飽和防止
の特徴は以下のように働く。時間Ｔ３の後、トランジス
タ７６が活動化され、分岐点９０における電圧を下げる
。その電圧が分岐点９６における電圧よりも十分に下が
ったとき、トランジスタ８０のベース−エミッタ接合は
、順方向のバイアスになり、トランジスタ８０は伝導し
はじめる。トランジスタ７６が飽和するのを防止するた
めに、そのベース−コレクタ電圧は、十分に順方向にバ
イアスをかけてターンオンしてはならない。

【００２３】分岐点９０における電圧が低いとき、トラ
ンジスタ７６のベース−コレクタ間の電圧は、トランジ
スタ８０のベース−エミッタ接合の順方向の電圧から、
抵抗器８６の両端における電圧降下を引いたものに等し
いことが図４からわかる。このように、抵抗器８６に対
して適切な抵抗値を選択することによってトランジスタ
７６の飽和を防止できる。分岐点９０での電圧のさらな
る低下は、トランジスタ８０をさらに強くターンオンし
、それによって、分岐点９４におけるトランジスタ７６
からのベース・ドライブ電流の一部をを除去し、分岐点
９０における電圧をその平衡値にまで回復する点におい
て、飽和防止クランプは自己制限的である。

【００２４】こうして、本発明は、プルダウン・トラン
ジスタ７６の飽和を防止する一方で、プッシュプル動作
を利用することで、論理信号を負荷に伝達するという目
的を果たすことができる。さらに、プルダウン・トラン
ジスタ７６は、ドライバー回路１６における電力の損失
を最小にするために、入力端子６４における入力論理信
号の完全なサイクルの間、本質的に休止状態にあり、ト
ランジスタ７６は、入力論理信号のサイクルごとに１回
発生するサージである、容量９８の瞬間的な電流サージ
のときにのみ、高い電流と高い電力で能動状態になる。また、その静止状態の間のプルダウン・トランジスタ７
６による比較的高いインピーダンスのために、プルアッ
プ・トランジスタ７４の、平均電流と電力の損失は比較
的小さく、トランジスタ７４で、高電力が発生するのは
、分岐点９０における出力波形のプルアップ部のリーデ
ィング・エッジにおいてのみである。

【００２５】本発明の上記実施例は例示的なものにすぎ
ず、本発明の修正例は当業者にとっては明白に理解でき
るであろう。したがって、本明細書に記載した好ましい
実施例は例示的なものであり限定的なものではない。発
明の範囲は添付の特許請求の範囲によって示されており
、それによってのみ限定されるとみなすべきである。

【図面の簡単な説明】

【図１】　　図１は、本発明のドライバ回路をはじめと
した回路を有する回路チップの一部を例示的に示した様
式図である。

【図２】　　図２は、本発明に基づいて構成したプッシ
ュプル・ドライバ回路に接続したカスコード回路の電気
的構成図である。

【図３】　　図３は、図２のドライバ回路内の様々な位
置における電圧のコンピュータ・シミュレーション図で
あって、パルス信号のプルアップ遷移を示す。

【図４】　　図４は、図２のドライバ回路内の様々な位
置における電圧のコンピュータ・シミュレーション図で
あって、パルス信号のプルダウン遷移を示す。

Claims

【特許請求の範囲】

【請求項１】　　ドライバ回路に与えられる一対の相補
論理信号の第一の論理信号および第二の論理信号に応答
するドライバ回路であって、第一のトランジスタと第二
のトランジスタを設け、該第二のトランジスタは、静止
状態において第一のトランジスタのための負荷として働
き、第一のトランジスタがエミッタ・フォロワとして動
作することを可能にするため第一のトランジスタのエミ
ッタ端子に接続され、コレクタ端子における電圧が前記
ドライバ回路の出力電圧として働き、前記第一の論理信
号のリーディング・エッジによるプルアップモードにお
いて、活動化される前記第一のトランジスタの活動化の
間、前記第二のトランジスタを静止状態におくバイアス
手段と、前記第二の論理信号のリーディング・エッジの
発生におけるプルダウンモードで、電流を取り出すよう
に前記第二のトランジスタを活動化する活動化手段と、
前記活動化手段の動作時に、前記第二のトランジスタの
非飽和状態を維持するために前記第二の論理信号に応答
する飽和防止手段とを、有することを特徴とするドライ
バ回路。
【請求項２】　　請求項１に記載のドライバ回路であっ
て、前記活動化手段が、前記第二の論理信号のリーディ
ング・エッジの発生の前に電荷を蓄積するための、前記
バイアス手段に接続される容量性の手段であって、蓄積
される電荷が、前記第二のトランジスタを活動化するた
めに働くことを特徴するドライバ回路。
【請求項３】　　請求項２に記載のドライバ回路であっ
て、前記容量性の手段が前記第二のトランジスタのベー
ス端子に接続され、前記飽和防止手段が、前記容量性の
手段から前記第二のトランジスタへの過剰な電流をバイ
パスするための、前記第二のトランジスタのベース端子
とコレクタ端子との間に接続されたバイパス・トランジ
スタからなることを、特徴とするドライバ回路。
【請求項４】　　請求項２に記載のドライバ回路であっ
て、前記容量性の手段が前記第二トランジスタのベース
端子に接続され、前記飽和防止手段が、前記容量性の手
段から前記第二のトランジスタへの過剰な電流をバイパ
スするための、前記第二のトランジスタのベース端子と
コレクタ端子との間に接続されたバイパス・トランジス
タからなることを、特徴とするドライバ回路。
【請求項５】　　請求項４に記載のドライバ回路であっ
て、前記容量性の手段が更に、自分のベース−コレクタ
接合の両端における容量を増加させるため、前記バイア
ス手段によって逆方向のバイアスをかけられる結合トラ
ンジスタと、前記第二の論理信号を受けるための入力ト
ランジスタと、前記第二の論理信号のため入力増幅器を
形成するため、前記入力トランジスタと直列に接続され
た抵抗器とを設け、前記第二のトランジスタの前記ベー
ス端子と、前記入力トランジスタと前記抵抗器との接続
点との間に前記結合トランジスタが接続されるドライバ
回路。
【請求項６】　　請求項５に記載のドライバ回路であっ
て、前記バイアス手段が前記バイパス・トランジスタを
前記活動化手段の動作時まで非活動状態に維持し、前記
結合トランジスタの容量が、前記パイバストランジスタ
を、前記第二のトランジスタの活動化に際して伝導状態
に置くドライバ回路。
【請求項７】　　請求項５に記載のドライバ回路であっ
て、前記活動化手段の動作の前に、前記バイアス手段は
前記第二のトランジスタを前記静止状態に保持し、前記
結合トランジスタは非活動状態の間、前記第二のトラン
ジスタの静止電流を制御するために電流ミラーを形成す
るドライバ回路。
【請求項８】　　請求項６に記載のドライバ回路であっ
て、前記第二のトランジスタが飽和に近づくにつれて、
前記バイパス・トランジスタは前記第二のトランジスタ
のベース端子とコレクタ端子の間の伝導状態を増加し、
前記バイパス・トランジスタが飽和を防止するために負
のフィードバックパスとして働くドライバ回路。
【請求項９】　　ドライバ回路に与える一対の相補論理
信号の第一の論理信号と第二の論理信号に応答してドラ
イバ回路を作動する方法であって、第一のトランジスタ
および第二のトランジスタに前記ドライバ回路を提供し
、静止状態にある前記第二のトランジスタを第一のトラ
ンジスタの負荷として用い、前記第二のトランジスタを
、前記第一のトランジスタのエミッタ・フォロワとして
の動作を可能にするため前記第一のトランジスタのエミ
ッタ端子に接続し、前記第二のトランジスタの両端での
電圧降下を、前記ドライバ回路の出力電圧として機能さ
せ、前記第一の論理信号のリーディング・エッジによっ
て、前記第一のトランジスタをプルアップ・モードに活
動化し、前記第一のトランジスタの活動化の間、前記第
二のトランジスタにバイアスをかけて静止状態にし、前
記第二の論理信号のリーディング・エッジの発生に際し
て、プルダウン・モードにおいて電流を取り出すため、
前記第二のトランジスタを活動化し、前記第二のトラン
ジスタの前記活動化の間、前記第二のトランジスタの非
飽和状態を維持することから成る方法。
【請求項１０】　　請求項９に記載の方法であって、前
記活動化のステップが、前記第二のトランジスタを活動
化するため、容量に充分なエネルギを充電し、該充電が
第二の論理信号のリーディング・エッジの発生に先立つ
ステップを含む方法。
【請求項１１】　　請求項１０に記載の方法であって、
前記充電ステップが、トランジスタに逆方向のバイアス
をかけることで、前記容量を形成するステップを含む方
法。
【請求項１２】　　請求項１０に記載の方法であって、
前記維持ステップが、前記活動化状態への急速な遷移の
準備において、前記第二のトランジスタの非活動化され
た電流を制御するための電流ミラーを形成するステップ
を含む方法。
【請求項１３】　　請求項１０に記載の方法であって、
前記活動化ステップが、前記容量から前記第二のトラン
ジスタのベース端子に電流を加えることを含み、前記維
持ステップが、パイバス・トランジスタ手段によって、
前記第二のトランジスタを通る、前記容量の過剰電流を
パイバスするステップを含む方法。
【請求項１４】　　請求項１１に記載の方法であって、
前記活動化ステップが、前記容量から前記第二のトラン
ジスタのベース端子に電流を加えることを含み、前記維
持ステップが、パイバス・トランジスタ手段によって、
前記第二のトランジスタを通る、前記容量の過剰電流を
パイバスするステップを含む方法。
【請求項１５】　　請求項１４に記載の方法であって、
前記維持ステップが、前記容量から前記第二のトランジ
スタのベース端子へ電流を加えるステップによって前記
出力電圧の降下と同時に発生する前記バイパスの前に、
その伝導を抑制するために、前記パイバス・トランジス
タに逆方向のバイアスをかけるステップを含む方法。
【請求項１６】　　請求項１４に記載の方法であって、
前記維持ステップが、前記第二のトランジスタが飽和に
近づくにつれて、前記バイパス・トランジスタ電流を増
加するステップを含み、それによって、負のフィードバ
ックパスを形成し、前記第二のトランジスタの飽和を抑
制することを特徴とする方法。