JPH0783253B2 - 低電力プッシュプル・ドライバ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路からの出力電
気信号を、該論理回路を有するチップ上の他の回路に結
合するためのドライバ回路に関する。前記ドライバ回路
は、大きな配線容量を持つ電気導体の環境を通して論理
信号をドライブする充分な能力を有する。また本発明
は、とくに、チップの冷却能力を越えずに、半導体チッ
プ上に回路をさらに密に配置できるように、平均電力消
費を最小化するためのプッシュプル・ドライバ回路に関
するものである。

【０００２】

【従来の技術】論理回路の大きな配列を用いるコンピュ
ータ・システムや他のシステムの構成において、半導体
チップの上に密配列に回路を構成するのが利点が多いこ
とがわかっている。密配列は一つのチップにより多くの
機能が存することを可能にし、データ処理や制御システ
ムを含むシステムやコンピュータの設計を容易にする。
また、部品の密配列は、チップの回路の中を伝わる信号
の伝播時間を少なくし、システムの動作を速める。

【０００３】チップ上のさまざまな回路を相互に接続す
る電気的導体は、チップ上の論理回路の出力端子に静電
容量を与える。回路の中で信号を速く伝えるためには、
回路間配線によって生ずる容量を充電するのに充分なほ
ど前記論理回路の電力出力をブーストするためにドライ
バ回路を該論理回路の出力端子において使用するのが常
である。回路間配線に大量の電流を加えることで、前記
ドライバ回路は、回路間配線の容量効果を克服すること
ができ、回路間の信号の速い伝達を可能にする。

【０００４】コンピュータ・チップ上に用いられる回路
形態の例として、カスコード電流スイッチは、論理回路
の通常の形態であり、エミッタ・フォロワはドライバ回
路の通常の形態である。典型的には、エミッタ・フォロ
ワは、カスコード回路と共に働いて、該カスコード回路
の出力信号を、チップ上の他の回路に与える。エミッタ
・フォロワ回路は、例として、バイポーラ・トランジス
タと、該バイポーラ・トランジスタのエミッタ端子に接
続された抵抗を含む。論理信号の一部の間、前記トラン
ジスタは、前記抵抗を通して、該抵抗の両端に電圧降下
を生み出すために電流をドライブする導通モードに置か
れる。電圧降下は、他の回路に加えられる出力信号を表
す。これは、ときにプルアップ電圧と称され、比較的速
く発生する。さらなる論理信号の一部の間、前記トラン
ジスタは電流と前記抵抗の両端の電圧がゼロにまで下が
るのを可能にするように、非導通の状態に置かれる。こ
れはプルダウン電圧と称される。しかし、前記出力信号
のプルダウン電圧段の間、前記電圧降下は、前記配線容
量と該配線容量を放電する前記抵抗の抵抗値に基づいた
速さで発生する。このように、前記プルダウン電圧は、
前記抵抗が容量の速い放電のために充分に小さくないか
ぎり、比較的ゆっくり発生する。

【０００５】

【発明が解決しようとする課題】小さなエミッタ抵抗の
使用には問題が一つ生じる。小さな抵抗値は大量の電流
を取り出し、その結果、大量の電力の消費が生じるから
である。大量の電力の消費の結果、前記エミッタ・フォ
ロワ・ドライバ回路の使用は、回路チップの動作におい
て非効率的になり、チップの温度を安全な作動温度に維
持する冷却器の負担が増えることになる。とくに、前記
エミッタ・フォロワ回路の大きな電力消費は、チップ動
作時における過度な温度上昇のゆえに、一つのチップの
上に構成される回路の密度を制限することに注目すべき
である。この問題に対する一つの解決方法は、参考とし
て引用される、Danskyに付与された米国特許第４、６０
５、８７０号に開示されたプッシュプル・ドライバの使
用である。本発明は、その特許で開示された回路の改良
である。

【０００６】

【課題を解決するための手段】本発明にしたがう低電力
プッシュプル・ドライバ回路は、 （イ）互いに相補的な第１出力信号及び第２出力信号を
第１出力端子（７０）及び第２出力端子（７２）にそれ
ぞれ生じる論理回路（１４）と、 （ロ）第１電源（６８）に接続されたコレクタ、及び上
記第１出力端子（７０）に接続されたベースを有する第
１トランジスタ（７４）と、 （ハ）該第１トランジスタ（７４）のエミッタに接続さ
れたコレクタ、及び上記第１電源よりも低い電圧の第２
電源（６６）に接続されたエミッタを有する第２トラン
ジスタ（７６）と、 （ニ）上記第１トランジスタ（７４）のエミッタ及び上
記第２トランジスタ（７６）のコレクタの間の第１接続
点（９０）に接続された負荷回路（２２）と、 （ホ）上記第２トランジスタ（７６）のベースに接続さ
れたエミッタ、該エミッタに接続されたベース、及び第
１抵抗（８８）を介して上記第２電源に接続されたコレ
クタを有する第３トランジスタ（７８）と、 （ヘ）上記第１接続点（９０）に接続されたエミッタ、
並びに上記第２トランジスタ（７６）のベース及び上記
第３トランジスタ（７８）のエミッタの間の第２接続点
（９４）に接続されたコレクタを有する第４トランジス
タ（８０）と、 （ト）上記第１電源（６８）及び上記第４トランジスタ
（８０）のベースの間に接続された第２抵抗（８４）
と、 （チ）上記第２抵抗（８４）及び上記第４トランジスタ
（８０）のベースの間の第３接続点（９６）と上記第２
接続点（９４）との間に接続された第３抵抗（８６）
と、 （リ）上記第２出力端子（７２）に接続されたベース、
上記第１電源（６８）に接続されたコレクタ、及び上記
第３トランジスタ（７８）のコレクタに接続されたエミ
ッタを有する第５トランジスタ（８２）とを有し、 （ヌ）上記第２抵抗（８４）、上記第３抵抗（８６）、
上記第３トランジスタ（７８）及び上記第１抵抗（８
８）が、上記第１電源（６８）及び上記第２電源（６
６）の間の直列回路を形成し、上記第５トランジスタ
（８２）の非導通時に、上記直列回路の上記第２接続点
（９４）の電圧が、上記第２トランジスタ（７６）を導
通させるベース電圧の直前の限界の電圧にされていると
共に、上記直列回路の上記第３接続点（９６）の電圧
が、上記第４トランジスタ（８０）を非導通にする電圧
にされていることを特徴とする。そして、上記論理回路
（１４）は、入力信号に応答して、上記第１出力端子及
び上記第２出力端子に上記相補的な第１出力信号及び第
２出力信号を発生するカスコード回路である。そして、
上記第４トランジスタ（８０）は、上記第５トランジス
タが非導通の時、上記第３接続点の電圧により非導通に
維持され、そして上記第１トランジスタ（７４）が導通
して上記第１接続点（９０）の電圧が降下したときに導
通される。

【０００７】本発明の特徴によると、前記プル・ダウン
期間の間、前記第二のトランジスタは、第二のトランジ
スタの両端の電圧降下の速い減少のために電流を瞬間的
に通すために附勢される。前記プル・ダウン期間の間
の、前記第二のトランジスタにおける電流は、ドライバ
回路の出力端子に接続された配線が生ずる容量を急速に
放電するのに十分な電力を供給する。その配線は典型的
には、半導体回路チップの回路間配線である。このよう
に、本発明のドライバ回路は、プル・アップ期間および
プル・ダウン期間の間、出力電圧の状態における速い遷
移をもたらすのである。

【０００８】本発明の特徴は、前記ドライバ回路の二つ
の出力論理状態、すなわち低電圧状態および高電圧状態
が、前記第一のトランジスタおよび前記第二のトランジ
スタにおける最小の静止電流のみによって維持できるよ
うにすることである。前記第一のトランジスタにおける
高電圧は、プル・アップ期間の発端における論理信号の
リーディング・エッジ区間の際にのみ発生する。前記第
二のトランジスタにおける高電流は、プル・ダウン期間
の発端における論理信号のリーディング・エッジ区間の
際にのみ発生する。その結果、エミッタ・フォロワに比
較して、前記ドライバ回路が消費する電力が著しく減少
する。

【０００９】本発明のさらなる特徴によると、前記第二
のトランジスタによる速い応答を確保するために、前記
第二のトランジスタを飽和状態に置くことを避けること
が重要である。これは、ドライバ回路に、前記第二のト
ランジスタを附勢する附勢回路を構成するための、第三
のトランジスタ、第四のトランジスタ、第五のトランジ
スタ、及び３つの抵抗の組合わせを付与することで達成
できる。附勢回路は、前記カスコード回路の第二の出力
端子によって駆動され、前記カスコード回路の前記第二
の出力端子からの信号のリーディング・エッジに応答し
て、前記第二のトランジスタにおける電流を瞬間的に流
す。第三のトランジスタは、前記信号のリーディング・
エッジ区間の間のみ、前記カスコード回路の第二の出力
端子からの信号を結合するために、前記トランジスタの
ベース−コレクタ接合がコンデンサとして働くようにバ
イアスをかけられる。それ以外の時には、前記第三のト
ランジスタは、前記第二のトランジスタへの信号の伝送
に関しては本質的に休止状態とみなせる。前記第二のト
ランジスタは、該第二のトランジスタが附勢されたと
き、二つの抵抗によって形成されるベース電流供給によ
って静止電流状態に維持される。前記第二のトランジス
タが滅勢されると、三つの前記抵抗および前記第三のト
ランジスタによって構成する電流ミラーによって、前記
第二のトランジスタにおいて、小さな静止電流が維持さ
れる。この準備状態によって、次のプルダウン信号にお
ける速いターンオンを確保できるのである。

【００１０】前記第四のトランジスタは、前記第三のト
ランジスタの容量を介した前記ベース端子への信号の伝
達の間、前記第二のトランジスタへの過剰なベースドラ
イブの進展を防止するために、前記第二のトランジスタ
のベース−コレクタ端子の間に、前記第二のトランジス
タにおける電流とは反対方向に、接続される。前記第四
のトランジスタは、前記電流通路の二つの抵抗によって
バイアスをかけられる。前記第五のトランジスタおよび
第１の抵抗は、エミッタ・フォロワの方式で、前記カス
コード回路の前記第二の出力端子の信号を結合するよう
に、前記第三のトランジスタに接続される。前記第五の
トランジスタは、前記プル・ダウン期間の発端におい
て、前記第二のトランジスタを附勢するために、前記第
三のトランジスタの容量を介して、比較的高い電力を供
給するように動作するのである。

【００１１】

【実施例】図１は、半導体回路チップの構成に用いられ
る電気的伝導材料および半導体材料で作られた層１２
（図では簡略のため２つの層のみ示した）からなる回路
チップ１０の一部分を示したものである。例として、チ
ップ１０がコンピュータの一部と仮定すると、チップ１
０は、ドライバ回路１６を介して複数の論理回路１８へ
出力信号をファン・アウトするカスコード電流スイッチ
回路１４などの論理回路の相互接続を含み、そしてドラ
イバ回路１６と論理回路１８は、導電性の金属片、ある
いはリード線２０を介して接続されている。リード線２
０と層１２の金属材料の間の容量を含む論理回路１８及
びリード線２０は、ドライバ回路１６が駆動する負荷２
２を構成する。負荷２２の容量部は、ドライバ回路１６
から論理回路１８への論理信号の速い伝送を可能にする
ため、カスコード回路１４が出力する論理信号の正負の
遷移の間、負荷２２の容量部に充電するように前記ドラ
イバからの十分な電力を必要とする。

【００１２】本発明によれば、ドライバ回路１６は、該
ドライバ回路１６における平均電力消費を減らしなが
ら、カスコード回路１４から負荷２２への論理信号の速
い伝送を実現する。ドライバ回路１６は、線２４および
２６を介して、カスコード回路１４が供給する１対の相
補的入力論理信号によって、動作し、該１対の相補的入
力論理信号は、論理信号における正負の両遷移の間、負
荷２２を電流で駆動するプッシュプル機能をドライバ回
路１６に生じさせる。これについては、さらに図２で詳
細に説明する。

【００１３】図２は、カスコード回路１４の、ドライバ
回路１６を介した負荷２２への接続を示し、カスコード
回路１４およびドライバ回路１６の構成の詳細も示して
いる。カスコード回路１４は、ドライバ回路１６の動作
に適した１対の相補的出力信号を供給する論理回路の例
として示した。カスコード回路１４は、抵抗３２を介し
て大地電位３４に接続するエミッタ端子３０を持つパイ
ボーラ・トランジスタ２８が形成する共通の電流源にフ
ァン・インする複数の分岐を持ったツリー状に構成され
ている。よく知られたバイアス電圧回路３６は、カスコ
ード回路１４に電流をドライブするためにトランジスタ
２８を附勢するように該トランジスタ２８のベース端子
３８にＤＣバイアスを与える。トランジスタ２８のコレ
クタ端子４０は、カスコード回路１４の二つの分岐に接
続し、該二つの分岐は、バイポーラ・トランジスタ４２
および４４によって表される。トランジスタ４２の分岐
は、左分岐と右分岐に分かれる。左分岐は、バイポーラ
・トランジスタ４６および４８、抵抗５０および５２か
ら構成される。右分岐はバイボーラ・トランジスタ５４
および５６、抵抗５８および６０から構成される。トラ
ンジスタ４４を有する分岐のさらなる構成については、
トランジスタ４２を有する分岐と同じ構成を有し、そし
て点線４６によって例示的に示す。二つの入力端子６２
および６４は、トランジスタ４２によって表されるカス
コード回路１４の分岐に設けられ、そして、入力端子６
２は、トランジスタ４２のベース端子に接続され、入力
端子６４は、トランジスタ４６のベース端子に接続され
る。

【００１４】動作時においては、トランジスタ２８、４
２、４４、４６、５４、４８、５６はＮＰＮ型である。
抵抗５０および５２は、正電圧Ｖｃｃの電源６８と、ト
ランジスタ４８のエミッタ端子及びトランジスタ４６の
コレクタ端子の間にある接続点７０との間に直列に接続
する。抵抗５０および５２は、分圧バイアス回路を形成
し、そして抵抗５０及び５２の接続点は、カスコード回
路１４のこの分岐の導通の間、トランジスタ４８に静止
動作電流を確立するため、トランジスタ４８にベース電
流を送るように、このトランジスタ４８のベース端子に
接続される。同様に、抵抗５８および６０は、電源６８
と、トランジスタ５６のエミッタ端子及びトランジスタ
５４のコレクタ端子の間の接続点７２との間に直列に接
続される。抵抗５８および６０は、分圧バイアス回路を
形成し、そして抵抗５８及び６０の接続点はカスコード
回路１４のこの分岐の導通の間、トランジスタ５６に静
止動作電流を確立するためトランジスタ５６にベース電
流を送るように、このトランジスタ５６のベース端子に
接続される。

【００１５】カスコード回路１４に電流を流すためにト
ランジスタ２８が附勢されると、この電流は、それぞれ
の分岐へのゲート信号即ち論理信号が存在するか否かに
依存して、トランジスタ４２の分岐、あるいはトランジ
スタ４４の分岐のどちらかを流れる。入力端子６２に加
えられる電圧が高く、トランジスタ４４のベース端子に
バイアス回路（図示せず）からの公称電圧値が印加され
ると仮定すると、トランジスタ２８からの全電流はトラ
ンジスタ４２を通って流れる。さらに、入力端子６４に
印加された電圧が低く、トランジスタ５４のベース端子
に、バイアス回路（図示せず）からの公称電圧値が印加
されると仮定すると、トランジスタ２８からの全電流は
トランジスタ５４およびトランジスタ５６に流れる。カ
スコード回路１４の出力線２４と２６はそれぞれ接続点
７０と７２に接続する。論理０信号をあらわす端子６４
における低電圧は、線２４に高電圧を生じ、そして線２
６に低電圧を生じる。論理１信号をあらわす端子６４に
おける高電圧は線２４に低電圧を生じ、そして線２６に
高電圧を生じる。

【００１６】本発明によると、ドライバ回路１６の望ま
しい実施例は、五つのＮＰＮバイポーラ・トランジスタ
７４、７６、７８、８０及び８２、並びに三つの抵抗８
４、８６及び８８から構成される。カスコード回路１４
の出力信号を受け取るために、トランジスタ７４のベー
ス端子は線２４に接続し、そしてトランジスタ８２のベ
ース端子は線２６に接続する。トランジスタ７４および
７６は、電源６８と正の電圧Ｖｔの第二電源６６の間に
直列に接続し、トランジスタ７４のエミッタ端子は、接
続点９０を介して、トランジスタ７６のコレクタ端子に
接続する。電源６６の電圧Ｖｔは電源６８における電圧
Ｖｃｃよりも小さい。トランジスタ７４のコレクタ端子
は、電源６８に接続し、トランジスタ７６のエミッタ端
子は電源６６に接続する。接続点９０はドライバ回路１
６の出力端子として働き、負荷２２と接続する。トラン
ジスタ７６はトランジスタ７４の負荷として機能する。
接続点９０と大地電位３４の間の電圧降下は、ドライバ
回路１６の出力電圧として働く。

【００１７】トランジスタ８２および抵抗８８は、電源
６８と電源６６の間に直列に接続し、トランジスタ８２
のコレクタ端子は電源６８に接続し、抵抗８８はトラン
ジスタ８２のエミッタ端子と電源６６の間に接続する。
トランジスタ７８のコレクタ端子は、接続点９２におい
てトランジスタ８２のエミッタ端子と接続する。トラン
ジスタ７８のエミッタ端子とベース端子は、接続点９４
においてトランジスタ７６のベース端子と接続する。ト
ランジスタ８０は、トランジスタ７６のベース端子とコ
レクタ端子の間に接続し、そしてトランジスタ８０のコ
レクタ端子は、接続点９４において、トランジスタ７６
のベース端子と接続し、そしてトランジスタ８０のエミ
ッタ端子は、接続点９０において、トランジスタ７６の
コレクタ端子と接続する。トランジスタ７４のベース端
子に高電圧が印加されるて、このトランジスタ７４に電
流が流れると、トランジスタ８２には、線２４と２６上
の論理信号の相補的関係のために、これのベース端子に
低電圧を印加されることによって、このトランジスタ８
２は滅勢されて電流を流さなくなる。トランジスタ８２
が附勢されると、抵抗８８を通して電流を流し、この抵
抗８８の両端に比較的高い電圧降下が生じる。トランジ
スタ８２が滅勢されると、このトランジスタ８２に電流
が流れなくなり、抵抗８８の両端に比較的低い電圧を生
ずる。

【００１８】抵抗８４および８６は、トランジスタ７８
のエミッタ端子及びトランジスタ７６のベース端子の間
の接続点９４と電源６８との間に直列に接続する。これ
は電源６８と電源６６の間に３つの抵抗８４、８６及び
８８と、トランジスタ７８の直列回路を形成する。この
直列回路は、トランジスタ８２の滅勢即ち非導通状態の
間、トランジスタ７８を逆バイアスし、抵抗８４と８６
の間の接続点９６に、トランジスタ８０のベース端子に
ベース電流を印加するためのバイアス電圧を与える。ト
ランジスタ８２の滅勢状態の間、接続点９６の電圧は、
トランジスタ８０の順方向電流を妨げるように、このト
ランジスタ８０に逆方向のバイアスする。トランジスタ
８２が導通即ち附勢状態の間、接続点９０における降下
電圧は、トランジスタ８０に順方向の電流を流すため
に、このトランジスタ８０を順方向にバイアスする。ト
ランジスタ７８が逆バイアスされると、このトランジス
タ７８のベース−コレクタ接合の両端に、順方向バイア
スの間の容量に比べて、比較的高い容量を生じる。トラ
ンジスタ７８の逆方向のバイアスによって誘起される前
記容量は、疑似的にキャパシタ９８によって表される。

【００１９】図３および図４に関して、動作時に、三つ
の波形Ａ、Ｂ、Ｃはそれぞれ入力端子６４、線２４及び
線２６の波形を示す。図３および図４の波形において、
２ピコファラドの負荷容量を仮定する。図２の回路の各
素子と図３及び図４の波形が対応するように、図２の参
照番号をそれぞれの波形につけてある。図３の波形Ａに
おいて時刻Ｔ１で負の遷移が生じた時に、波形Ｂは正に
遷移し、そして波形Ｃは負に遷移する。必要なら、線２
４あるいは線２６の波形における正の遷移をこの波形の
パルスのリーディング・エッジとみなし、波形の負の遷
移をトレーリング・エッジとみなすことができる。これ
らの遷移のすぐ後の、時刻Ｔ２において、以下のような
電圧状態が観察される。トランジスタ８２は滅勢され、
そして接続点９２は、低電圧（波形Ｅ）を示し、トラン
ジスタ７６は滅勢されている。接続点９２における電圧
の指数関数的減衰は、接続点９２に接続している素子群
に関わる浮遊容量から生じ、そして電圧の減衰は、トラ
ンジスタ８２における電流の終了時に生じる。接続点９
６（波形Ｇ）および接続点９０（波形Ｄ）は、トランジ
スタ８０が滅勢されているとほぼ同じ電圧を示す。トラ
ンジスタ７４はが附勢されていて、トランジスタ７６に
電流を流しそしてこのプル・アップ期間は、接続点９０
（波形Ｄ）における高電圧によって明示されるように、
トランジスタ７４の両端では電圧降下は減少し、トラン
ジスタ７６の両端では電圧降下は増加する。接続点９２
および９４の間の電圧差は、キャパシタ９８の両端にお
ける電圧降下であることがわかる。

【００２０】サイクルのこの時点において、抵抗８４、
８６、８８およびトラジスタ７８は、トランジスタ７６
における電流を制御する電流ミラーを形成する。図２か
ら、トランジスタ７６のベース−エミッタ電圧は、トラ
ンジスタ７８のベース−コレクタ電圧に、抵抗８８の両
端におけるごくわずかな電圧降下を加えたものに等しい
ことがわかる。電流ミラーにおける電流は、電力を消費
せずにトランジスタ７６をオン状態の直前の限界の状態
に保つに十分な電流をこのトランジスタ７６に維持する
ように制御される。この特徴は、次のプルダウン信号
で、トランジスタ７６を非常に速くターンオンするとい
う利点を有する。

【００２１】図４の時刻Ｔ３において、線２４および２
６における電圧の遷移は、トランジスタ７４を滅勢状態
にし、そしてトランジスタ８２を附勢する。これはトラ
ンジスタ７４の両端の電圧降下を増加させ、トランジス
タ８２の両端の電圧降下を減少させる。接続点９２にお
ける電圧の急激な増加は、キャパシタ９８によって、ト
ランジスタ７６のベース端子に伝えられ、結果として、
ベース電流のサージを生じ、そしてこれがトランジスタ
７６を附勢して接続点９０および負荷２２の電圧を急速
にプルダウンする。これはプル・ダウン期間である。キ
ャパシタ９８が供給するベース電流は、短いサージの性
質を有し、このサージはキャパシタ９８が放電する間だ
け持続する。しかしながら、本発明の特徴によると、前
記電流サージの期間は、負荷２２の電圧をプルダウンす
るのに十分であり、そして入力端子６４から負荷２２へ
の信号の速い伝送を可能にするために、負荷２２の容量
素子から電流を引き出すのに十分なだけトランジスタを
付勢する。

【００２２】線２４および線２６上の電圧の反復的な遷
移のあいだ、トランジスタ７６の敏速な応答を確保する
ために、トランジスタ７６に対するベース電流サージの
印加にこのトランジスタが深い飽和に達することを防止
することが大切である。本発明の一つの特徴によると、
キャパシタ９８によるベース電流サージの間、接続点９
０の降下電圧は、トランジスタ８０を附勢して、接続点
９４から接続点９０へ過剰な電流を流し、これによっ
て、トランジスタ７６の飽和を防止する。飽和防止の動
作は以下のようにして行われる。時刻Ｔ３の後、トラン
ジスタ７６が附勢され、接続点９０の電圧を下げる。こ
の電圧が接続点９６の電圧よりも十分に下がったとき、
トランジスタ８０のベース−エミッタ接合は、順方向に
バイアスされ、そしてトランジスタ８０は導通しはじめ
る。トランジスタ７６が飽和するのを防止するために、
これのベース−コレクタ電圧は、十分に順方向にバイア
スされてターンオンしてはならない。

【００２３】図４において、接続点９０における電圧が
低いとき、トランジスタ７６のベース−コレクタ間の電
圧は、トランジスタ８０のベース−エミッタ接合の順方
向の電圧から、抵抗８６の両端における電圧降下を引い
たものに等しいことが分かる。かくして、抵抗８６の抵
抗値を適切な値に選択することによってトランジスタ７
６の飽和を防止できる。接続点９０での電圧がさらに低
下すると、トランジスタ８０がさらに強くターンオン
し、これによって、接続点９４におけるトランジスタ７
６からのベース・ドライブ電流の一部をを除去し、接続
点９０の電圧をその平衡値にまで回復する点において、
飽和防止クランプは自己制限的である。

【００２４】こうして、本発明は、プルダウン・トラン
ジスタ７６の飽和を防止する一方で、プッシュプル動作
を利用することで、論理信号を負荷に伝達するという目
的を果たすことができる。さらに、プルダウン・トラン
ジスタ７６は、ドライバー回路１６における電力の消費
を最小にするために、入力端子６４における入力論理信
号の完全なサイクルの間、実質的に休止状態にあり、ト
ランジスタ７６は、入力論理信号のサイクルごとに１回
発生するサージである、キャパシタ９８の瞬間的な電流
サージのときにのみ、高い電流と高い電力で能動状態に
なる。また、その静止状態の間のプルダウン・トランジ
スタ７６による比較的高いインピーダンスのために、プ
ルアップ・トランジスタ７４の、平均電流と電力消費は
比較的小さく、トランジスタ７４で、高電力が発生する
のは、接続点９０における出力波形のプルアップ部のリ
ーディング・エッジにおいてのみである。

【図面の簡単な説明】

【図１】 図１は、本発明のドライバ回路をはじめとし
た回路を有する回路チップの一部を例示的に示した様式
図である。

【図２】 図２は、本発明に基づいて構成したプッシュ
プル・ドライバ回路に接続したカスコード回路の電気的
構成図である。

【図３】 図３は、図２のドライバ回路内の様々な位置
における電圧のコンピュータ・シミュレーション図であ
って、パルス信号のプルアップ遷移を示す。

【図４】 図４は、図２のドライバ回路内の様々な位置
における電圧のコンピュータ・シミュレーション図であ
って、パルス信号のプルダウン遷移を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・レスリー・マルグラヴ、ジュニア ー アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、チェルシ ー・リッジ・ドライブ 20エイ (56)参考文献 特開 平１−254020（ＪＰ，Ａ) ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣ ＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ ＶＯ Ｌ．33 ＮＯ．４ ＳＥＰ．1990 Ｐ. 343−344 ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣ ＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ ＶＯ Ｌ．24 ＮＯ．11Ａ ＡＰＲ．1982 Ｐ. 5609−5612 ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣ ＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ ＶＯ Ｌ．33 ＮＯ．10Ｂ ＭＡＲ．1991 Ｐ. 128−130

Claims (3)

【特許請求の範囲】
1. 【請求項１】（イ）互いに相補的な第１出力信号及び第
   ２出力信号を第１出力端子（７０）及び第２出力端子
   （７２）にそれぞれ生じる論理回路（１４）と、 （ロ）第１電源（６８）に接続されたコレクタ、及び上
   記第１出力端子（７０）に接続されたベースを有する第
   １トランジスタ（７４）と、 （ハ）該第１トランジスタ（７４）のエミッタに接続さ
   れたコレクタ、及び上記第１電源よりも低い電圧の第２
   電源（６６）に接続されたエミッタを有する第２トラン
   ジスタ（７６）と、 （ニ）上記第１トランジスタ（７４）のエミッタ及び上
   記第２トランジスタ（７６）のコレクタの間の第１接続
   点（９０）に接続された負荷回路（２２）と、 （ホ）上記第２トランジスタ（７６）のベースに接続さ
   れたエミッタ、該エミッタに接続されたベース、及び第
   １抵抗（８８）を介して上記第２電源に接続されたコレ
   クタを有する第３トランジスタ（７８）と、 （ヘ）上記第１接続点（９０）に接続されたエミッタ、
   並びに上記第２トランジスタ（７６）のベース及び上記
   第３トランジスタ（７８）のエミッタの間の第２接続点
   （９４）に接続されたコレクタを有する第４トランジス
   タ（８０）と、 （ト）上記第１電源（６８）及び上記第４トランジスタ
   （８０）のベースの間に接続された第２抵抗（８４）
   と、 （チ）上記第２抵抗（８４）及び上記第４トランジスタ
   （８０）のベースの間の第３接続点（９６）と上記第２
   接続点（９４）との間に接続された第３抵抗（８６）
   と、 （リ）上記第２出力端子（７２）に接続されたベース、
   上記第１電源（６８）に接続されたコレクタ、及び上記
   第３トランジスタ（７８）のコレクタに接続されたエミ
   ッタを有する第５トランジスタ（８２）とを有し、 （ヌ）上記第２抵抗（８４）、上記第３抵抗（８６）、
   上記第３トランジスタ（７８）及び上記第１抵抗（８
   ８）が、上記第１電源（６８）及び上記第２電源（６
   ６）の間の直列回路を形成し、上記第５トランジスタ
   （８２）の非導通時に、上記直列回路の上記第２接続点
   （９４）の電圧が、上記第２トランジスタ（７６）を導
   通させるベース電圧の直前の限界の電圧にされていると
   共に、上記直列回路の上記第３接続点（９６）の電圧
   が、上記第４トランジスタ（８０）を非導通にする電圧
   にされていることを特徴とする低電力プッシュプル・ド
   ライバ回路。
2. 【請求項２】上記論理回路（１４）は、入力信号に応答
   して、上記第１出力端子及び上記第２出力端子に上記相
   補的な第１出力信号及び第２出力信号を発生するカスコ
   ード回路であることを特徴とする請求項１記載の低電力
   プッシュプル・ドライバ回路。
3. 【請求項３】上記第４トランジスタ（８０）は、上記第
   ５トランジスタが非導通の時、上記第３接続点の電圧に
   より非導通に維持され、そして上記第１トランジスタ
   （７４）が導通して上記第１接続点（９０）の電圧が降
   下したときに導通されることを特徴とする請求項１記載
   の低電力プッシュプル・ドライバ回路。