JPH04279934A - ビット処理装置 - Google Patents
ビット処理装置Info
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- JPH04279934A JPH04279934A JP3041718A JP4171891A JPH04279934A JP H04279934 A JPH04279934 A JP H04279934A JP 3041718 A JP3041718 A JP 3041718A JP 4171891 A JP4171891 A JP 4171891A JP H04279934 A JPH04279934 A JP H04279934A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサ等のディジタル演算制御プロセッサ内部のビッ
ト処理装置に関するものである。
ロセッサ等のディジタル演算制御プロセッサ内部のビッ
ト処理装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサは
、移動体通信分野へのディジタルシステム導入の動きに
合わせて、携帯電話等への機器組み込み用途のプロセッ
サとして注目されている。このようなシステムオンチッ
プのプロセッサにおいては、音声の符号化処理等の数値
演算の他に、符号化データをビット単位で処理するチャ
ネルコーデック等の処理も行なう必要があるため、デー
タの特定のビットを更新したり、あるデータの特定のビ
ットの情報を別のデータの指定したビット位置に転送し
たりするビット処理は非常に重要な機能である。
、移動体通信分野へのディジタルシステム導入の動きに
合わせて、携帯電話等への機器組み込み用途のプロセッ
サとして注目されている。このようなシステムオンチッ
プのプロセッサにおいては、音声の符号化処理等の数値
演算の他に、符号化データをビット単位で処理するチャ
ネルコーデック等の処理も行なう必要があるため、デー
タの特定のビットを更新したり、あるデータの特定のビ
ットの情報を別のデータの指定したビット位置に転送し
たりするビット処理は非常に重要な機能である。
【０００３】以下図面を参照しながら、従来のビット処
理装置の一例について説明する。図５は従来のビット処
理装置の概略ブロック図を示すものである。図５におい
て、１はプロセッサの命令語やビット処理を行なうデー
タおよびビット処理を行なった結果等を格納するメモリ
である。２はメモリ１等に接続されているバスである。 ３はビット処理を行なうデータとビットパターンデータ
との論理演算を行なう論理演算回路である。４は論理演
算回路３の左側入力の値を一時的に記憶するラッチ回路
であり、５は右側入力の値を一時的に記憶するラッチ回
路である。
理装置の一例について説明する。図５は従来のビット処
理装置の概略ブロック図を示すものである。図５におい
て、１はプロセッサの命令語やビット処理を行なうデー
タおよびビット処理を行なった結果等を格納するメモリ
である。２はメモリ１等に接続されているバスである。 ３はビット処理を行なうデータとビットパターンデータ
との論理演算を行なう論理演算回路である。４は論理演
算回路３の左側入力の値を一時的に記憶するラッチ回路
であり、５は右側入力の値を一時的に記憶するラッチ回
路である。
【０００４】以上のように構成されたビット処理装置に
ついて、以下、データのビット幅を８ビットとしてその
動作について説明する。
ついて、以下、データのビット幅を８ビットとしてその
動作について説明する。
【０００５】まずメモリ１内に記憶されたデータＡの特
定のビットに対して、（１）セット（当該ビットを１に
する）、（２）リセット（当該ビットを０にする）、（
３）チェンジ（当該ビットを反転する）のビット処理を
行なう場合について説明する。
定のビットに対して、（１）セット（当該ビットを１に
する）、（２）リセット（当該ビットを０にする）、（
３）チェンジ（当該ビットを反転する）のビット処理を
行なう場合について説明する。
【０００６】（１）セットの場合
例えばデータＡの最下位ビットを１にする場合、まずメ
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（０００００００１）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の論理和をとった結果をバス２
を介してメモリ１に格納する。
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（０００００００１）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の論理和をとった結果をバス２
を介してメモリ１に格納する。
【０００７】（２）リセットの場合
例えばデータＡの最下位ビットを０にする場合、まずメ
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（１１１１１１１０）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の論理積をとった結果をバス２
を介してメモリ１に格納する。
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（１１１１１１１０）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の論理積をとった結果をバス２
を介してメモリ１に格納する。
【０００８】（３）チェンジの場合
例えばデータＡの最下位ビットを反転する場合、まずメ
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（０００００００１）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の排他的論理和をとった結果を
バス２を介してメモリ１に格納する。
モリ１内のデータＡをバス２に出力し、ラッチ回路４に
ラッチする。次に命令デコーダ部（図示せず）から出力
される命令語の即値指定フィールドに格納されたビット
パターンデータ（０００００００１）をラッチ回路５が
ラッチする。そして論理演算回路３でラッチ回路４の内
容とラッチ回路５の内容の排他的論理和をとった結果を
バス２を介してメモリ１に格納する。
【０００９】このように、上記従来のビット処理装置で
は、算術論理演算回路において命令語の即値指定フィー
ルドに格納されているビットパターンデータとビット処
理を行なうデータとの論理演算を行なうことにより、ビ
ット処理を行なうことができる。
は、算術論理演算回路において命令語の即値指定フィー
ルドに格納されているビットパターンデータとビット処
理を行なうデータとの論理演算を行なうことにより、ビ
ット処理を行なうことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のビット処理装置では、特定ビットの「セット」、「
リセット」、「チェンジ」を行なうために必要なビット
パターンデータを命令語の即値指定フィールドに格納す
るので、命令語の語長を少なくともデータのビット幅よ
りも大きくする必要があるという問題点があった。
来のビット処理装置では、特定ビットの「セット」、「
リセット」、「チェンジ」を行なうために必要なビット
パターンデータを命令語の即値指定フィールドに格納す
るので、命令語の語長を少なくともデータのビット幅よ
りも大きくする必要があるという問題点があった。
【００１１】本発明は、このような従来の問題点を解決
するものであり、短い命令語長で制御することができる
優れたビット処理装置を提供することを目的とするもの
である。
するものであり、短い命令語長で制御することができる
優れたビット処理装置を提供することを目的とするもの
である。
【００１２】本発明の他の目的は、少ない命令語で高速
にビット転送を行なうことができる優れたビット処理装
置を提供することである。
にビット転送を行なうことができる優れたビット処理装
置を提供することである。
【００１３】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明のビット処理装置は、オペランドを記憶す
る記憶手段と、あらかじめ定めた特定のビット位置のビ
ットが１でそれ以外のビットが全て０である定数あるい
はこの定数の補数を出力する定数出力手段と、定数出力
手段の出力をシフトするシフト手段と、定数内の特定の
ビット位置のビットをオペランドのデスティネーション
ビットのビット位置までシフトするのに必要なシフトビ
ット数をシフト手段に出力するシフトビット数出力手段
と、シフト手段の出力とオペランドとの算術論理演算を
行なってその結果を記憶手段に出力する算術論理演算部
と、プロセッサからの制御信号により算術論理演算部の
演算モードを制御する制御手段とを備えたものである。
めに、本発明のビット処理装置は、オペランドを記憶す
る記憶手段と、あらかじめ定めた特定のビット位置のビ
ットが１でそれ以外のビットが全て０である定数あるい
はこの定数の補数を出力する定数出力手段と、定数出力
手段の出力をシフトするシフト手段と、定数内の特定の
ビット位置のビットをオペランドのデスティネーション
ビットのビット位置までシフトするのに必要なシフトビ
ット数をシフト手段に出力するシフトビット数出力手段
と、シフト手段の出力とオペランドとの算術論理演算を
行なってその結果を記憶手段に出力する算術論理演算部
と、プロセッサからの制御信号により算術論理演算部の
演算モードを制御する制御手段とを備えたものである。
【００１４】本発明はまた、オペランドを記憶する記憶
手段と、オペランドをシフトするシフト手段と、オペラ
ンドのソースビットをあらかじめ定めた特定のビット位
置までシフトするのに必要なシフトビット数をシフト手
段に出力するシフトビット数出力手段と、シフト手段の
出力結果の特定のビット位置のビットの零検出を行なう
零検出手段と、シフト手段の出力とオペランドの算術論
理演算を行なってその結果を記憶手段に出力する算術論
理演算部と、零検出手段からの信号により算術論理演算
部の演算モードを制御する制御手段とを備えたものであ
る。
手段と、オペランドをシフトするシフト手段と、オペラ
ンドのソースビットをあらかじめ定めた特定のビット位
置までシフトするのに必要なシフトビット数をシフト手
段に出力するシフトビット数出力手段と、シフト手段の
出力結果の特定のビット位置のビットの零検出を行なう
零検出手段と、シフト手段の出力とオペランドの算術論
理演算を行なってその結果を記憶手段に出力する算術論
理演算部と、零検出手段からの信号により算術論理演算
部の演算モードを制御する制御手段とを備えたものであ
る。
【００１５】
【作用】したがって本発明によれば、定数出力手段があ
らかじめ定めた特定のビット位置のビットが１でそれ以
外のビットが全て０である定数あるいはその補数をシフ
ト手段に出力し、その定数をシフト手段がシフトビット
数出力手段に指示されたビット数だけシフトすることに
より、ビット更新に必要なビットパターンデータを生成
することができ、プロセッサの命令語の中にビットター
ンデータを格納する必要がなく、命令語の語長を必ずし
もデータ語長より長くする必要がないので、短い語長の
命令語でビット処理を行なうことができるという効果を
有する。
らかじめ定めた特定のビット位置のビットが１でそれ以
外のビットが全て０である定数あるいはその補数をシフ
ト手段に出力し、その定数をシフト手段がシフトビット
数出力手段に指示されたビット数だけシフトすることに
より、ビット更新に必要なビットパターンデータを生成
することができ、プロセッサの命令語の中にビットター
ンデータを格納する必要がなく、命令語の語長を必ずし
もデータ語長より長くする必要がないので、短い語長の
命令語でビット処理を行なうことができるという効果を
有する。
【００１６】また本発明によれば、零検出手段がシフト
手段の出力結果のあらかじめ定めた特定のビット位置の
ビットの零検出を行なって制御手段に零検出信号を出力
し、この零検出信号により制御手段が算術論理演算部の
演算モードを制御することにより、ビット転送処理を少
ない命令語で高速に実行することができるという効果を
有する。
手段の出力結果のあらかじめ定めた特定のビット位置の
ビットの零検出を行なって制御手段に零検出信号を出力
し、この零検出信号により制御手段が算術論理演算部の
演算モードを制御することにより、ビット転送処理を少
ない命令語で高速に実行することができるという効果を
有する。
【００１７】
【実施例】以下、本発明のビット処理装置について、図
面を参照しながら説明する。図１は本発明の第１の実施
例におけるビット処理装置の構成を示すものである。図
１において、１１はプロセッサの命令語やビット処理を
行なうデータおよびビット処理を行なった結果等のオペ
ランドを記憶するメモリ（記憶手段）、１２はメモリ１
に接続されデータの供給や演算結果の格納等を行なうバ
ス、１３は最下位ビットの値が１で他のビットが全て０
である定数を出力する定数回路（定数出力手段）、１４
はバス１２に接続されプロセッサの命令デコード部（図
示せず）から出力されるシフトビット数を一時的に記憶
して出力するレジスタ（シフトビット数出力手段）、１
５はバス１２の出力または定数回路１３の出力を入力と
して、レジスタ１４で示されるシフトビット数だけシフ
トするバレルシフタ（シフト手段）、１６はバレルシフ
タ１５の出力をラッチするラッチ回路、１７は排他的論
理和ゲートから構成されラッチ回路１６の出力を反転ま
たは非反転して出力する反転回路、１８はデータバス出
力をラッチして出力するラッチ回路、１９はラッチ回路
１８と反転回路１７の出力を入力として論理演算を行な
う論理演算回路（算術論理演算部）、２０は反転回路１
７に反転動作をするかしないかを指示する制御信号２１
と論理演算回路１９に論理和をとるか論理積をとるか排
他的論理和をとるかを指示する制御信号２２を出力する
演算制御部（制御手段）である。
面を参照しながら説明する。図１は本発明の第１の実施
例におけるビット処理装置の構成を示すものである。図
１において、１１はプロセッサの命令語やビット処理を
行なうデータおよびビット処理を行なった結果等のオペ
ランドを記憶するメモリ（記憶手段）、１２はメモリ１
に接続されデータの供給や演算結果の格納等を行なうバ
ス、１３は最下位ビットの値が１で他のビットが全て０
である定数を出力する定数回路（定数出力手段）、１４
はバス１２に接続されプロセッサの命令デコード部（図
示せず）から出力されるシフトビット数を一時的に記憶
して出力するレジスタ（シフトビット数出力手段）、１
５はバス１２の出力または定数回路１３の出力を入力と
して、レジスタ１４で示されるシフトビット数だけシフ
トするバレルシフタ（シフト手段）、１６はバレルシフ
タ１５の出力をラッチするラッチ回路、１７は排他的論
理和ゲートから構成されラッチ回路１６の出力を反転ま
たは非反転して出力する反転回路、１８はデータバス出
力をラッチして出力するラッチ回路、１９はラッチ回路
１８と反転回路１７の出力を入力として論理演算を行な
う論理演算回路（算術論理演算部）、２０は反転回路１
７に反転動作をするかしないかを指示する制御信号２１
と論理演算回路１９に論理和をとるか論理積をとるか排
他的論理和をとるかを指示する制御信号２２を出力する
演算制御部（制御手段）である。
【００１８】次に、上記第１の実施例の動作について、
図２および図３を参照しながら説明する。まず、図２は
、ビット処理内容と反転回路１７および論理演算回路１
９の動作内容の関係を示したものであり、演算制御部２
０は、図２に示した関係にしたがって反転回路１７と論
理演算回路１９を制御する。
図２および図３を参照しながら説明する。まず、図２は
、ビット処理内容と反転回路１７および論理演算回路１
９の動作内容の関係を示したものであり、演算制御部２
０は、図２に示した関係にしたがって反転回路１７と論
理演算回路１９を制御する。
【００１９】以下、最下位ビットのビット位置を０と定
義して、デスティネーションデータのビット位置ｎのビ
ットにビット処理を行なう場合の動作について説明する
。まずメモリ１１に格納されたビット処理を行なうデス
ティネーションデータをバス１２を介してラッチ回路１
８にラッチする。同時にバレルシフタ１５は定数回路１
３から入力した定数（０００００００１）を、命令デコ
ード部からレジスタ１４に格納されている値ｎだけ左に
シフトして出力し、ラッチ回路１６にラッチする。次に
反転回路１７は、図２に示した関係にしたがって、ラッ
チ回路１６の内容を、「リセット」のビット処理の場合
は反転し、「セット」と「チェンジ」のビット処理の場
合は非反転のまま論理演算回路１９に出力する。次いで
論理演算回路１９は、ラッチ回路１８に格納されている
デスティネーションデータと反転回路１７の出力との論
理演算を、図２に示すように、「セット」の場合は論理
和、「リセット」の場合は論理積、「チェンジ」の場合
は排他的論理和を行ない、その結果をバス１２に出力し
、メモリ１１に格納する。
義して、デスティネーションデータのビット位置ｎのビ
ットにビット処理を行なう場合の動作について説明する
。まずメモリ１１に格納されたビット処理を行なうデス
ティネーションデータをバス１２を介してラッチ回路１
８にラッチする。同時にバレルシフタ１５は定数回路１
３から入力した定数（０００００００１）を、命令デコ
ード部からレジスタ１４に格納されている値ｎだけ左に
シフトして出力し、ラッチ回路１６にラッチする。次に
反転回路１７は、図２に示した関係にしたがって、ラッ
チ回路１６の内容を、「リセット」のビット処理の場合
は反転し、「セット」と「チェンジ」のビット処理の場
合は非反転のまま論理演算回路１９に出力する。次いで
論理演算回路１９は、ラッチ回路１８に格納されている
デスティネーションデータと反転回路１７の出力との論
理演算を、図２に示すように、「セット」の場合は論理
和、「リセット」の場合は論理積、「チェンジ」の場合
は排他的論理和を行ない、その結果をバス１２に出力し
、メモリ１１に格納する。
【００２０】図３は、最下位ビットをビット位置０、最
上位ビットをビット位置７とする８ビットのデータ幅の
デスティネーションデータのビット位置３に対して、「
セット」、「リセット」、「チェンジ」の各ビット処理
を行なったときの各回路ブロック出力位置のデータの変
化の様子を例示したものである。
上位ビットをビット位置７とする８ビットのデータ幅の
デスティネーションデータのビット位置３に対して、「
セット」、「リセット」、「チェンジ」の各ビット処理
を行なったときの各回路ブロック出力位置のデータの変
化の様子を例示したものである。
【００２１】例えば、ビット処理内容がセットの場合、
定数回路１３から出力された「０００００００１」を、
バレルシフタ１５がレジスタ１４に格納されているシフ
トビット数ｎ＝３（ビット位置３）だけ左にシフトして
「００００１０００」を出力すると、反転回路１７は、
演算制御部２０からの図２に示す非反転の制御信号２１
のもとに非反転の「００００１０００」を出力し、論理
演算回路１９は、ラッチ回路１８に格納されているデス
ティネーションデータ（００００００００）と反転回路
１７からの出力「００００１０００」との論理和をとっ
て「００００１０００」を出力する。
定数回路１３から出力された「０００００００１」を、
バレルシフタ１５がレジスタ１４に格納されているシフ
トビット数ｎ＝３（ビット位置３）だけ左にシフトして
「００００１０００」を出力すると、反転回路１７は、
演算制御部２０からの図２に示す非反転の制御信号２１
のもとに非反転の「００００１０００」を出力し、論理
演算回路１９は、ラッチ回路１８に格納されているデス
ティネーションデータ（００００００００）と反転回路
１７からの出力「００００１０００」との論理和をとっ
て「００００１０００」を出力する。
【００２２】このように、上記第１の実施例によれば、
あらかじめ定めたビット位置のビットが１でそれ以外の
ビットが全て０である定数を定数回路１３が出力し、こ
れをバレルシフタ５がレジスタ４に指示されたビット数
だけ左にシフトすることにより、ビット更新に必要なビ
ットパターンデータを生成することができ、プロセッサ
の命令語の中にビットパターンデータ（データ幅８ビッ
トの場合８ビット）を保持する代わりに、ビット処理を
行なうビット位置に対応したシフトビット数（データ幅
８ビットの場合３ビット）のみを保持すればよいので、
短い語長の命令語でビット処理を行なうことができると
いう効果を有する。
あらかじめ定めたビット位置のビットが１でそれ以外の
ビットが全て０である定数を定数回路１３が出力し、こ
れをバレルシフタ５がレジスタ４に指示されたビット数
だけ左にシフトすることにより、ビット更新に必要なビ
ットパターンデータを生成することができ、プロセッサ
の命令語の中にビットパターンデータ（データ幅８ビッ
トの場合８ビット）を保持する代わりに、ビット処理を
行なうビット位置に対応したシフトビット数（データ幅
８ビットの場合３ビット）のみを保持すればよいので、
短い語長の命令語でビット処理を行なうことができると
いう効果を有する。
【００２３】また本実施例の構成要素であるバレルシフ
タ５や反転回路１７、論理演算回路１９等は、ディジタ
ル信号処理プロセッサ等には数値演算用にあらかじめ設
置されているのが普通であるため、わずかなハードウェ
アの追加のみでビット処理装置を実現できるという効果
も有する。
タ５や反転回路１７、論理演算回路１９等は、ディジタ
ル信号処理プロセッサ等には数値演算用にあらかじめ設
置されているのが普通であるため、わずかなハードウェ
アの追加のみでビット処理装置を実現できるという効果
も有する。
【００２４】次に、本発明の第２の実施例について図４
を参照しながら説明する。図４において、メモリ１１か
ら演算制御部２０までは、上記した第１の実施例の構成
と同様なものであり、上記第１の実施例と異なるのは、
バレルシフタ１５の出力結果の最上位ビットのビットの
零検出を行なって演算制御部２０に零検出信号２３を出
力する零検出回路（零検出手段）２４を備えていること
であり、零検出信号２３により演算制御部２０で反転回
路１７と論理演算回路１９の演算モードを制御できるよ
うにした点である。
を参照しながら説明する。図４において、メモリ１１か
ら演算制御部２０までは、上記した第１の実施例の構成
と同様なものであり、上記第１の実施例と異なるのは、
バレルシフタ１５の出力結果の最上位ビットのビットの
零検出を行なって演算制御部２０に零検出信号２３を出
力する零検出回路（零検出手段）２４を備えていること
であり、零検出信号２３により演算制御部２０で反転回
路１７と論理演算回路１９の演算モードを制御できるよ
うにした点である。
【００２５】次に、この第２の実施例におけるビット転
送処理について、メモリ１１に格納したｋビットのソー
スデータのビット位置ｍのビット（以下、ソースビット
と表現する。）の値をデスティネーションデータのビッ
ト位置ｎのビット（以下、デスティネーションビットと
表現する。）に転送する場合の動作について、（１）ソ
ースビットのテストサイクル、（２）デスティネーショ
ンビットの更新サイクル、の２マシンサイクルに分けて
説明する。但し、ビット位置の定義は第１の実施例と同
じで、最下位ビットを０とする。
送処理について、メモリ１１に格納したｋビットのソー
スデータのビット位置ｍのビット（以下、ソースビット
と表現する。）の値をデスティネーションデータのビッ
ト位置ｎのビット（以下、デスティネーションビットと
表現する。）に転送する場合の動作について、（１）ソ
ースビットのテストサイクル、（２）デスティネーショ
ンビットの更新サイクル、の２マシンサイクルに分けて
説明する。但し、ビット位置の定義は第１の実施例と同
じで、最下位ビットを０とする。
【００２６】（１）ソースビットのテストサイクルまず
メモリ１１に格納されたデスティネーションデータをバ
ス１２を介してバレルシフタ１５に入力する。バレルシ
フタ１５は、入力されたデータを命令デコーダ部からレ
ジスタ１４に格納されている（ｋ−１−ｍ）の値だけ左
にシフトする。すなわちソースビットが最上位ビット位
置（ｋ−１）にくるようにシフトして出力する。零検出
回路２４は、バレルシフタ１５の出力結果の最上位ビッ
ト位置の値、すなわちソースビットの値に対応して、そ
の値が１なら零検出信号２３として１を出力し、その値
が０なら零検出信号２３として０を出力する。
メモリ１１に格納されたデスティネーションデータをバ
ス１２を介してバレルシフタ１５に入力する。バレルシ
フタ１５は、入力されたデータを命令デコーダ部からレ
ジスタ１４に格納されている（ｋ−１−ｍ）の値だけ左
にシフトする。すなわちソースビットが最上位ビット位
置（ｋ−１）にくるようにシフトして出力する。零検出
回路２４は、バレルシフタ１５の出力結果の最上位ビッ
ト位置の値、すなわちソースビットの値に対応して、そ
の値が１なら零検出信号２３として１を出力し、その値
が０なら零検出信号２３として０を出力する。
【００２７】（２）デスティネーションビットの更新サ
イクル 演算制御部２０は、上記（１）のサイクルで入力した零
検出信号２３の値に対応し、その値が１の時には図２に
示した「セット」の処理を行ない、値が０の時は「リセ
ット」の処理を行なう。このような演算制御部２０の動
作以外は上記第１の実施例で示したのと同様の動作で、
メモリ１１に格納されたデスティネーションデータに対
してビット処理を行なう。
イクル 演算制御部２０は、上記（１）のサイクルで入力した零
検出信号２３の値に対応し、その値が１の時には図２に
示した「セット」の処理を行ない、値が０の時は「リセ
ット」の処理を行なう。このような演算制御部２０の動
作以外は上記第１の実施例で示したのと同様の動作で、
メモリ１１に格納されたデスティネーションデータに対
してビット処理を行なう。
【００２８】このように、上記第２の実施例によれば、
（１）のマシンサイクルで零検出回路２４がバレルシフ
タ１５の出力結果の最上位ビットの零検出を行なって演
算制御部２０に零検出信号２３を出力し、零検出信号２
３により演算制御部２０が（２）のマシンサイクルで反
転回路１７の反転、非反転の制御と論理演算回路１９の
演算モードを制御することにより、メモリ１１に格納し
たｋビットのソースデータのビット位置ｍのビットの値
をデスティネーションデータのビット位置ｎのビットに
２マシンサイクルで転送することができ、従来多数の命
令の組み合わせで実行していたビット転送処理を少ない
命令語で高速に実行することができるという効果を有す
る。
（１）のマシンサイクルで零検出回路２４がバレルシフ
タ１５の出力結果の最上位ビットの零検出を行なって演
算制御部２０に零検出信号２３を出力し、零検出信号２
３により演算制御部２０が（２）のマシンサイクルで反
転回路１７の反転、非反転の制御と論理演算回路１９の
演算モードを制御することにより、メモリ１１に格納し
たｋビットのソースデータのビット位置ｍのビットの値
をデスティネーションデータのビット位置ｎのビットに
２マシンサイクルで転送することができ、従来多数の命
令の組み合わせで実行していたビット転送処理を少ない
命令語で高速に実行することができるという効果を有す
る。
【００２９】なお、上記第１の実施例において、定数回
路１３の値は最下位ビットのみを１、他のビットを０と
したが、最上位ビットのみを１としてバレルシフタ１５
で右シフトするようにしたり、上記定数の補数である最
下位ビットのみを０、他のビットを１として図２におけ
る反転回路１７の反転、非反転の制御を逆にしたりして
もよい。
路１３の値は最下位ビットのみを１、他のビットを０と
したが、最上位ビットのみを１としてバレルシフタ１５
で右シフトするようにしたり、上記定数の補数である最
下位ビットのみを０、他のビットを１として図２におけ
る反転回路１７の反転、非反転の制御を逆にしたりして
もよい。
【００３０】
【発明の効果】本発明は、上記実施例から明らかなよう
に、定数出力手段があらかじめ定めた特定のビット位置
のビットが１でそれ以外のビットが全て０である定数あ
るいはその補数をシフト手段に出力し、その定数をシフ
ト手段がシフトビット数出力手段に指示されたビット数
だけシフトすることにより、ビット更新に必要なビット
パターンデータを生成することができ、プロセッサの命
令語の中にビットパターンデータを格納する必要がなく
、命令語の語長を必ずしもデータ語長より長くする必要
がないので、短い語長の命令語でビット処理を行なうこ
とができるという効果を有する。
に、定数出力手段があらかじめ定めた特定のビット位置
のビットが１でそれ以外のビットが全て０である定数あ
るいはその補数をシフト手段に出力し、その定数をシフ
ト手段がシフトビット数出力手段に指示されたビット数
だけシフトすることにより、ビット更新に必要なビット
パターンデータを生成することができ、プロセッサの命
令語の中にビットパターンデータを格納する必要がなく
、命令語の語長を必ずしもデータ語長より長くする必要
がないので、短い語長の命令語でビット処理を行なうこ
とができるという効果を有する。
【００３１】また本発明によれば、零検出手段がシフト
手段の出力結果のあらかじめ定めた特定のビット位置の
ビットの零検出を行なって制御手段に零検出信号を出力
し、この零検出信号により制御手段が算術論理演算部の
演算モードを制御することにより、ビット転送処理を少
ない命令語で高速に実行することができるという効果を
有する。
手段の出力結果のあらかじめ定めた特定のビット位置の
ビットの零検出を行なって制御手段に零検出信号を出力
し、この零検出信号により制御手段が算術論理演算部の
演算モードを制御することにより、ビット転送処理を少
ない命令語で高速に実行することができるという効果を
有する。
【図１】本発明の第１の実施例におけるビット処理装置
の構成を示す概略ブロック図
の構成を示す概略ブロック図
【図２】同実施例における動作説明のためのビット処理
内容と各回路ブロックの動作の関係を示す説明図
内容と各回路ブロックの動作の関係を示す説明図
【図３
】同実施例における動作説明のためのビット処理内容と
各回路ブロックの出力データの関係を示す説明図
】同実施例における動作説明のためのビット処理内容と
各回路ブロックの出力データの関係を示す説明図
【図４
】本発明の第２の実施例におけるビット処理装置の構成
を示す概略ブロック図
】本発明の第２の実施例におけるビット処理装置の構成
を示す概略ブロック図
【図５】従来のビット処理装置の構成を示す概略ブロッ
ク図
ク図
１１ メモリ（記憶手段）
１２ バス
１３ 定数回路（定数出力手段）
１４ レジスタ（シフトビット数出力手段）１５
バレルシフタ（シフト手段） １６，１８ ラッチ回路 １７ 反転回路 １９ 論理演算回路（算術論理演算部）２０ 演算
制御部（制御手段） ２１，２２ 制御信号 ２３ 零検出信号 ２４ 零検出回路（零検出手段）
バレルシフタ（シフト手段） １６，１８ ラッチ回路 １７ 反転回路 １９ 論理演算回路（算術論理演算部）２０ 演算
制御部（制御手段） ２１，２２ 制御信号 ２３ 零検出信号 ２４ 零検出回路（零検出手段）
Claims (2)
- 【請求項１】 オペランドを記憶する記憶手段と、あ
らかじめ定めた特定のビット位置のビットが１でそれ以
外のビットが全て０である定数あるいは前記定数の補数
を出力する定数出力手段と、前記定数出力手段の出力を
シフトするシフト手段と、前記定数内の前記特定のビッ
ト位置のビットを前記オペランドのデスティネーション
ビットのビット位置までシフトするのに必要なシフトビ
ット数を前記シフト手段に出力するシフトビット数出力
手段と、前記シフト手段の出力と前記オペランドとの算
術論理演算を行なってその結果を前記記憶手段に出力す
る算術論理演算部と、プロセッサからの制御信号により
前記算術論理演算部の演算モードを制御する制御手段と
を備えたビット処理装置。 - 【請求項２】 オペランドを記憶する記憶手段と、前
記オペランドをシフトするシフト手段と、オペランドの
ソースビットをあらかじめ定めた特定のビット位置まで
シフトするのに必要なシフトビット数を前記シフト手段
に出力するシフトビット数出力手段と、前記シフト手段
の出力結果の前記特定のビット位置のビットの零検出を
行なう零検出手段と、前記シフト手段の出力と前記オペ
ランドとの算術論理演算を行なってその結果を前記記憶
手段に出力する算術論理演算部と、前記零検出手段から
の信号により前記算術論理演算部の演算モードを制御す
る制御手段とを備えたビット処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041718A JPH04279934A (ja) | 1991-03-07 | 1991-03-07 | ビット処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041718A JPH04279934A (ja) | 1991-03-07 | 1991-03-07 | ビット処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04279934A true JPH04279934A (ja) | 1992-10-06 |
Family
ID=12616206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041718A Pending JPH04279934A (ja) | 1991-03-07 | 1991-03-07 | ビット処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04279934A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385135A (en) * | 1977-01-05 | 1978-07-27 | Oki Electric Ind Co Ltd | Instruction execution system of computer |
| JPS58159152A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electric Ind Co Ltd | ビツト転送制御装置 |
| JPS61290531A (ja) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | テスト命令処理方式 |
-
1991
- 1991-03-07 JP JP3041718A patent/JPH04279934A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385135A (en) * | 1977-01-05 | 1978-07-27 | Oki Electric Ind Co Ltd | Instruction execution system of computer |
| JPS58159152A (ja) * | 1982-03-17 | 1983-09-21 | Matsushita Electric Ind Co Ltd | ビツト転送制御装置 |
| JPS61290531A (ja) * | 1985-06-19 | 1986-12-20 | Fujitsu Ltd | テスト命令処理方式 |
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