JPS58159152A - ビツト転送制御装置 - Google Patents
ビツト転送制御装置Info
- Publication number
- JPS58159152A JPS58159152A JP57043488A JP4348882A JPS58159152A JP S58159152 A JPS58159152 A JP S58159152A JP 57043488 A JP57043488 A JP 57043488A JP 4348882 A JP4348882 A JP 4348882A JP S58159152 A JPS58159152 A JP S58159152A
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- JP
- Japan
- Prior art keywords
- control
- circuit
- output
- bit
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピータ等のデジタル演算制御プロ
セッサ内部のビット転送命令制御装置に関するものであ
る。
セッサ内部のビット転送命令制御装置に関するものであ
る。
近年のマイクロコンピュータの普及は目ざましいものが
あり、幅広い分野で利用されるようになってきた。この
ようなマイクロコンピュータは内部で種々の命令を行な
い、情報の処理、実行を行なっている。たとえばその命
令の１つとして、第１のオペランドアドレス及び第１の
ビット位置情報により指定された情報を、第２のオペラ
ンドアドレス及び第２のビット位置情報で指定される位
置へ転送するビット転送命令がある。
あり、幅広い分野で利用されるようになってきた。この
ようなマイクロコンピュータは内部で種々の命令を行な
い、情報の処理、実行を行なっている。たとえばその命
令の１つとして、第１のオペランドアドレス及び第１の
ビット位置情報により指定された情報を、第２のオペラ
ンドアドレス及び第２のビット位置情報で指定される位
置へ転送するビット転送命令がある。
以下、第１図を参照しながらビット転送命令について、
さらに詳細に説明する。
さらに詳細に説明する。
第１図（ａ）はビット転送命令実行前のデータメモリの
状態を示したものである。また第１図（ｂ）はビノド転
送命令実行後のデータメモリの状態を示したものである
。いま第１のオペランドアドレスが６０番地を、第１の
ビット位置情報が１を指定したとすると、第１図（−）
に示す情報Ｓ１がデータメモリの中から特定される。そ
して第２のオペランドアドレスが７０番地を、第２のビ
ット位置情報が２を指定したとすると、第１図（ａ）に
示す位置ｄ２がデータメモリの中から特定される。
状態を示したものである。また第１図（ｂ）はビノド転
送命令実行後のデータメモリの状態を示したものである
。いま第１のオペランドアドレスが６０番地を、第１の
ビット位置情報が１を指定したとすると、第１図（−）
に示す情報Ｓ１がデータメモリの中から特定される。そ
して第２のオペランドアドレスが７０番地を、第２のビ
ット位置情報が２を指定したとすると、第１図（ａ）に
示す位置ｄ２がデータメモリの中から特定される。
このような状態でビット転送命令を実行すると、第１図
（ｂ）に示すように（６０番地−１）の情報Ｓ１を（７
０番地−２）に転送することができる。
（ｂ）に示すように（６０番地−１）の情報Ｓ１を（７
０番地−２）に転送することができる。
このようなビット転送命令は制御を王とするマイクロコ
ンピータにおいて非常に利用価値の大きな命令の１つで
ある。しかしながら従来のマイクロコンピュータのプロ
セッサでは、ビット転送しなければならず、さらには実
行速度が遅くなるという欠点を有していた。
ンピータにおいて非常に利用価値の大きな命令の１つで
ある。しかしながら従来のマイクロコンピュータのプロ
セッサでは、ビット転送しなければならず、さらには実
行速度が遅くなるという欠点を有していた。
本発明は上記欠点に鑑み、算術論理演算部の出力から零
検出を行ない零検出フラッグ回路により前記算術論理演
算部の演算モードを制御してビット転送命令を制御する
ことにより、プログラミング効率の向上を計ったビット
転送制御装置を提供するものである。
検出を行ない零検出フラッグ回路により前記算術論理演
算部の演算モードを制御してビット転送命令を制御する
ことにより、プログラミング効率の向上を計ったビット
転送制御装置を提供するものである。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第２図は本発明の一実施例におけるビット転送制御装置
のブロックを示すものである。第２図において、１はデ
ータメモリ（図示せず）や転送ビット位置き指定するレ
ジスタ（図示せず）等に接続されているデータバス、２
はデータメモリの読出しデータをラッチする４ビツトの
ラッチ回路、３はビット位置レジスタの埴をランチする
４ビツトのランチ回路、４はラッテ回路３から送出され
るデータの１位２ビツトと上位２ビツトをデコードする
かあるいはそのままの状態で出力するデータ変換器であ
る。以上のデータバス１、ラッチ回路２，３及びデータ
変換Ｊはプロセッサ制御部（図示せず）により制御され
る。６はデータ変換器４の出力データを反転あるいは非
反転させて出力する反転制御装置で、排他的論理和ゲー
トにより構成されている。６はＡＬＵで、加算（ＡＤＤ
）。
のブロックを示すものである。第２図において、１はデ
ータメモリ（図示せず）や転送ビット位置き指定するレ
ジスタ（図示せず）等に接続されているデータバス、２
はデータメモリの読出しデータをラッチする４ビツトの
ラッチ回路、３はビット位置レジスタの埴をランチする
４ビツトのランチ回路、４はラッテ回路３から送出され
るデータの１位２ビツトと上位２ビツトをデコードする
かあるいはそのままの状態で出力するデータ変換器であ
る。以上のデータバス１、ラッチ回路２，３及びデータ
変換Ｊはプロセッサ制御部（図示せず）により制御され
る。６はデータ変換器４の出力データを反転あるいは非
反転させて出力する反転制御装置で、排他的論理和ゲー
トにより構成されている。６はＡＬＵで、加算（ＡＤＤ
）。
論理和（ＯＲ）、、論理積（ＡＮＤ）、排他的論理和（
ＥＸＯＲ）等の算術論理演算を実行する。７はＡＬＵｓ
のキャリ入力線、８はＡＬＵｓのキャリ出力線で、相方
ともビット転送命令の実行には用いられない。９はＡＬ
Ｕｅの出力が零であるか否かを判定する零検出ゲート、
１０は零検出ゲート９の出力をラッチするフラッグ回路
である。１１はプロセッサの命令デコーダ部（図示せず
）より出力される演算制御信号１２とフラッグ回路１゜
の出力を入力して制御信号を生成する制砥テコーダ部で
、ＡＬＵ６への制御モード信号線１４と反転制御回路６
への制御信号線１３にそれぞれ巾制御信号を印加する。
ＥＸＯＲ）等の算術論理演算を実行する。７はＡＬＵｓ
のキャリ入力線、８はＡＬＵｓのキャリ出力線で、相方
ともビット転送命令の実行には用いられない。９はＡＬ
Ｕｅの出力が零であるか否かを判定する零検出ゲート、
１０は零検出ゲート９の出力をラッチするフラッグ回路
である。１１はプロセッサの命令デコーダ部（図示せず
）より出力される演算制御信号１２とフラッグ回路１゜
の出力を入力して制御信号を生成する制砥テコーダ部で
、ＡＬＵ６への制御モード信号線１４と反転制御回路６
への制御信号線１３にそれぞれ巾制御信号を印加する。
１６はＡＬＵｅの出力をデータバスーヒに出力するデー
タバスドライバーであＺ。
タバスドライバーであＺ。
Ｌ記のように構成されたビット転送制御装置について、
以下その動作を （ａ） 命令フェッチサイクル （ｂ）ＢＦ上セツトイクル （Ｃ） 第２オペランドアドレス格納データ演算サイ
クル （ｄ） 第２オペランドアドレスへの書き込みサイク
ルの４マンンサイクルに分けて説明する。
以下その動作を （ａ） 命令フェッチサイクル （ｂ）ＢＦ上セツトイクル （Ｃ） 第２オペランドアドレス格納データ演算サイ
クル （ｄ） 第２オペランドアドレスへの書き込みサイク
ルの４マンンサイクルに分けて説明する。
Ｃａ） 命令フェッチサイクル
まず、第３図に示すように、１バイト目のＦ位４ビット
のビット位置情報（ロ）、（・→、すなわち第４図の（
０１１０）で示される位置情報（１１２）がラッチ回路
３にデータバス１を介して入力される。そして、第３図
の第１のオペランドアドレスに）、すなわち第４図の（
０１１０００００）で示される６０番地で指定されるデ
ータメモリの内容が取り出されてラッチ回路２にデータ
バス１を介して入力される。ラッチ回路３にビット位置
情報（０）、（ハ）すなわち１．２が入力されると、デ
ータ変換器４はラッチ３の上位２ビツトをデコードし、
反転制御部５を介して非反転でデコード結果をＡＬＵｅ
に出力する。
のビット位置情報（ロ）、（・→、すなわち第４図の（
０１１０）で示される位置情報（１１２）がラッチ回路
３にデータバス１を介して入力される。そして、第３図
の第１のオペランドアドレスに）、すなわち第４図の（
０１１０００００）で示される６０番地で指定されるデ
ータメモリの内容が取り出されてラッチ回路２にデータ
バス１を介して入力される。ラッチ回路３にビット位置
情報（０）、（ハ）すなわち１．２が入力されると、デ
ータ変換器４はラッチ３の上位２ビツトをデコードし、
反転制御部５を介して非反転でデコード結果をＡＬＵｅ
に出力する。
（ｂ）ＢＦセノトサイクル
次に制御デコーダ部１１により制御モード信号線１４を
介してＡＮＤモードにあらかじめ設定されているＡＬＵ
ｓの出力は、第３図に示すように第１オペランドアドレ
スに）すなわらラッチ回路２の内容における第１ビット
位置の値が零ならば（０，０，０，０）となり、零検出
ゲート回路９の出力はＢＦ−４となる。一方、第１オペ
ランドアドレスに）における第１ビット位置の値がＢＦ
二１ならば、零検出ゲート回路９の出力は零となる。
介してＡＮＤモードにあらかじめ設定されているＡＬＵ
ｓの出力は、第３図に示すように第１オペランドアドレ
スに）すなわらラッチ回路２の内容における第１ビット
位置の値が零ならば（０，０，０，０）となり、零検出
ゲート回路９の出力はＢＦ−４となる。一方、第１オペ
ランドアドレスに）における第１ビット位置の値がＢＦ
二１ならば、零検出ゲート回路９の出力は零となる。
すなわちフラッグ回路１０の値は第１オペランドアドレ
スに）の第１ビット位置の値と反転した値がセットされ
る。
スに）の第１ビット位置の値と反転した値がセットされ
る。
（Ｃ） 第２オペランドアドレス格納データ演算サイ
クル次に第３図の第２のオペランドアドレス（ホ）で指
定されるデータメモリの内容が取り出されＣラッチ回路
２にデータバス１を介してラッチされる。
クル次に第３図の第２のオペランドアドレス（ホ）で指
定されるデータメモリの内容が取り出されＣラッチ回路
２にデータバス１を介してラッチされる。
一方うノチ回路３の内容は、ｉｂ） Ｂ Ｆセットサイ
クルでラッチした内容を保持している。
クルでラッチした内容を保持している。
次に演算部制御信号線１２からの命令及びフラッグ回路
１ｏの情報によりＡＬＵｉｌｌｌｌデコーダ１１では、
反転制御装置６及びＡＬＵｅに対して制御信号線１３及
び制御モード線１４を介して制御を行なう。すなわちフ
ラッグ回路１ｏの情報がＢＦ＝０ならば 反転制御装置６に非反転制御信号を、 ＡＬＵｅにＯＲ演算モード信号を、 一方、ＢＦ、＝１ならば 反転制御装置６に反転制御信号を、 ＡＬＵｅにＡＮＤ演算モード信号を、 をそれぞれ印加する。
１ｏの情報によりＡＬＵｉｌｌｌｌデコーダ１１では、
反転制御装置６及びＡＬＵｅに対して制御信号線１３及
び制御モード線１４を介して制御を行なう。すなわちフ
ラッグ回路１ｏの情報がＢＦ＝０ならば 反転制御装置６に非反転制御信号を、 ＡＬＵｅにＯＲ演算モード信号を、 一方、ＢＦ、＝１ならば 反転制御装置６に反転制御信号を、 ＡＬＵｅにＡＮＤ演算モード信号を、 をそれぞれ印加する。
そこでＡＬＵｅの出力データはＢＦ＝ｏならば第２のビ
ット位置をセットし、ＢＦ二１ならばリセットされた値
となる。すなわちこの動作によりＡＬＵｅの出力データ
は、第１オペランドアドレスに）の第１ビット位置の内
容が第２オペランドア゛ドレス（ホ）の第２ビット位置
へ転送されることとなる。
ット位置をセットし、ＢＦ二１ならばリセットされた値
となる。すなわちこの動作によりＡＬＵｅの出力データ
は、第１オペランドアドレスに）の第１ビット位置の内
容が第２オペランドア゛ドレス（ホ）の第２ビット位置
へ転送されることとなる。
（ｄ） 第２オペランドアドレスへの書き込みサイク
ルフラッグ回路１ｏの値により決定されたＡＬＵｅの出
力データは、データバスドライバー１６を介してデータ
メモリ（図示せず）に書き込ま荘、ビット転送が終了す
る。
ルフラッグ回路１ｏの値により決定されたＡＬＵｅの出
力データは、データバスドライバー１６を介してデータ
メモリ（図示せず）に書き込ま荘、ビット転送が終了す
る。
以上のように本実施例によれば、ＡＬＵｅの出力から零
検出ゲート９により零検出を行ない、フラッグ回路１ｏ
により制御デコーダ部１１を介して反転制御回路６及び
ＡＬＵｓを制御することにより、ビット転送命令を行な
うことができる。
検出ゲート９により零検出を行ない、フラッグ回路１ｏ
により制御デコーダ部１１を介して反転制御回路６及び
ＡＬＵｓを制御することにより、ビット転送命令を行な
うことができる。
なお本実施例では（Ｃ）第２オペランドアドレス格納デ
ータ演算サイクルにおいて第２のオペランドアドレス内
容のビット位置をＢＦの値に応じてセットあるいはりセ
ットしたが、（ｂ）ＢＦ七ノドサイクルの後に第２のオ
ペランドアドレス内容のビット位置を無条件にリセット
して、ＢＦ＝ｏとなった場合のみ第２ビット位置の値を
セットするようにビット転送制御装置を構成してもよい
。
ータ演算サイクルにおいて第２のオペランドアドレス内
容のビット位置をＢＦの値に応じてセットあるいはりセ
ットしたが、（ｂ）ＢＦ七ノドサイクルの後に第２のオ
ペランドアドレス内容のビット位置を無条件にリセット
して、ＢＦ＝ｏとなった場合のみ第２ビット位置の値を
セットするようにビット転送制御装置を構成してもよい
。
一方、上記構成とは反対に第２のオペランドアドレスの
内容におけるビット位置を無条件にセットして、ＥＦ＝
１となった場合のみ第２ビット位置の値をリセットする
ような構成とし一〇もよい。
内容におけるビット位置を無条件にセットして、ＥＦ＝
１となった場合のみ第２ビット位置の値をリセットする
ような構成とし一〇もよい。
以上のように本発明は、第１のオペランドアドレスによ
り指定されるデータメモリの内容と第１のビット位置情
報との論理積を実行する算術論理演算部の出力から零検
出回路により零検出を行ない、前記零検出回路の出力に
より前記第１のオペランドアドレスのビット位置の値に
対応したフラッグ信号を送出する転送制御フラッグ回路
を設けることにより、前記第１のオペランドアドレスと
前記ビット位置情報とにより指定されるデータメモリの
指定ビットを、前記第２のオペランドアドレスと前記ビ
ット位置情報とにより指定される前記データメモリへビ
ット転送することができ、従来複数の命令の組み合わせ
で実行していたビット転送が単一の命令となるためにプ
ログラミング効率の向上が可能となるとともに命令実行
時間を短縮することができ、その工業的価値は大なるも
のがある。
り指定されるデータメモリの内容と第１のビット位置情
報との論理積を実行する算術論理演算部の出力から零検
出回路により零検出を行ない、前記零検出回路の出力に
より前記第１のオペランドアドレスのビット位置の値に
対応したフラッグ信号を送出する転送制御フラッグ回路
を設けることにより、前記第１のオペランドアドレスと
前記ビット位置情報とにより指定されるデータメモリの
指定ビットを、前記第２のオペランドアドレスと前記ビ
ット位置情報とにより指定される前記データメモリへビ
ット転送することができ、従来複数の命令の組み合わせ
で実行していたビット転送が単一の命令となるためにプ
ログラミング効率の向上が可能となるとともに命令実行
時間を短縮することができ、その工業的価値は大なるも
のがある。
第１図はビット転送を説明する図、第２図は本ある。
２，３・・・・ラッチ回路、４−・・・・・データ変換
器、６・・・・・反転制御回路、６・・・・ＡＬＵ、９
・・・・・零検出ゲート、１０・・・・零検出フラッグ
回路、１１・・・、・ＡＬＵ制御デコーダ部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
ＩＩ （α）（ｂ。 １３１ｉ 口 第４図
器、６・・・・・反転制御回路、６・・・・ＡＬＵ、９
・・・・・零検出ゲート、１０・・・・零検出フラッグ
回路、１１・・・、・ＡＬＵ制御デコーダ部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
ＩＩ （α）（ｂ。 １３１ｉ 口 第４図
Claims (1)
- データメモリの内容と第１．第２のビット位置情報を示
すレジスタのデータとを算術論理演算部へ導入する入力
手段と、前記第１のオペランドアドレスにより指定され
る前記データメモリの内容と第１のビット位置情報との
論理積を実行する前記算術論理演算部の出力から零検出
回路により零検出を行ない、前記零検出回路の出力から
前記第１のオペランドアドレスのビット位置の値に対応
したフラッグ信号を送出する転送制師フラノ 回路と、
前記フラッグ信号とプロセッサからの制御信号とにより
前記算術論理演算部の演算モードを制御する制御手段と
、前記算術論理演算部の演算結果をデータメモリへ書き
込む出力手段−とを具備し、前ｄピ第１のオペランドア
ドレスと前記ビット位置情報とにより指定されるデータ
メモリの指定ビットを、前記第２のオペランドアドレス
と前記ビット位置情報とにより指定される前記データメ
モリヘビット転送するようにしたことを特徴とするビッ
ト転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043488A JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043488A JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159152A true JPS58159152A (ja) | 1983-09-21 |
| JPS6237413B2 JPS6237413B2 (ja) | 1987-08-12 |
Family
ID=12665098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043488A Granted JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04279934A (ja) * | 1991-03-07 | 1992-10-06 | Matsushita Electric Ind Co Ltd | ビット処理装置 |
-
1982
- 1982-03-17 JP JP57043488A patent/JPS58159152A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04279934A (ja) * | 1991-03-07 | 1992-10-06 | Matsushita Electric Ind Co Ltd | ビット処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237413B2 (ja) | 1987-08-12 |
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