JPH04280118A - 半導体集積回路間の接続回路 - Google Patents
半導体集積回路間の接続回路Info
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- JPH04280118A JPH04280118A JP3069005A JP6900591A JPH04280118A JP H04280118 A JPH04280118 A JP H04280118A JP 3069005 A JP3069005 A JP 3069005A JP 6900591 A JP6900591 A JP 6900591A JP H04280118 A JPH04280118 A JP H04280118A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 230000000644 propagated effect Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に利用
され、特に、ＣＭＯＳ型半導体集積回路の出力信号をバ
イポーラ型半導体集積回路の入力に接続する接続回路に
関する。
され、特に、ＣＭＯＳ型半導体集積回路の出力信号をバ
イポーラ型半導体集積回路の入力に接続する接続回路に
関する。
【０００２】
【従来の技術】従来のＣＭＯＳ型半導体集積回路とバイ
ポーラ型半導体集積回路間の接続回路を図３に示す。図
３においてＣＭＯＳ型半導体集積回路の出力バッファ４
０から出力されたＣＭＯＳレベル電圧の出力信号は、接
続回路としての、バイポーラ構造で構成されたレベル変
換素子５０、例えばＢｉＣＭＯＳゲートアレイ等を用い
てバイポーラ型半導体集積回路のＥＣＬレベル電圧に変
換し、バイポーラ型半導体集積回路のＥＣＬレベル電圧
の入力バッファ６０に入力していた。
ポーラ型半導体集積回路間の接続回路を図３に示す。図
３においてＣＭＯＳ型半導体集積回路の出力バッファ４
０から出力されたＣＭＯＳレベル電圧の出力信号は、接
続回路としての、バイポーラ構造で構成されたレベル変
換素子５０、例えばＢｉＣＭＯＳゲートアレイ等を用い
てバイポーラ型半導体集積回路のＥＣＬレベル電圧に変
換し、バイポーラ型半導体集積回路のＥＣＬレベル電圧
の入力バッファ６０に入力していた。
【０００３】
【発明が解決しようとする課題】従来のＣＭＯＳ型半導
体集積回路とバイポーラ型半導体集積回路間の接続回路
は、出力回路の負荷が大きいために動作速度が遅くなり
高速の信号伝搬が困難である欠点があった。また、レベ
ル変換素子を用いているため、二つの半導体集積回路以
外にレベル変換素子の挿入が必要であり、そのため、消
費電力が増大する欠点があった。
体集積回路とバイポーラ型半導体集積回路間の接続回路
は、出力回路の負荷が大きいために動作速度が遅くなり
高速の信号伝搬が困難である欠点があった。また、レベ
ル変換素子を用いているため、二つの半導体集積回路以
外にレベル変換素子の挿入が必要であり、そのため、消
費電力が増大する欠点があった。
【０００４】本発明の目的は、前記の欠点を除去するこ
とにより、高速の信号伝搬が可能でかつ消費電力の小さ
い半導体集積回路間の接続回路を提供することにある。
とにより、高速の信号伝搬が可能でかつ消費電力の小さ
い半導体集積回路間の接続回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、ＣＭＯＳ型半
導体集積回路と、バイポーラ型半導体集積回路と、前記
ＣＭＯＳ型半導体集積回路の出力信号を前記バイポーラ
型半導体集積回路に入力する信号伝搬手段とを備えた半
導体集積回路間の接続回路において、前記信号伝搬手段
は、前記ＣＭＯＳ型半導体集積回路内に含まれ、内部信
号が入力される入力端子と、入力が前記入力端子にそれ
ぞれ接続された第一および第二のインバータ回路と、入
力が前記第二のインバータ回路の出力に接続された第三
のインバータ回路と、ソースが電源にゲートが前記第一
のインバータ回路の出力にドレインが第一の出力端子に
それぞれ接続された第一のＰチャネルＭＯＳトランジス
タと、ソースが前記第一の出力端子にゲートが前記第三
のインバータ回路の出力にドレインが接地電位にそれぞ
れ接続された第二のＰチャネルＭＯＳトランジスタとを
含む出力回路と、一端が前記出力回路の第一の出力端子
と前記バイポーラ半導体集積回路の第一の入力端子とを
結ぶ接続線に接続され他端が前記電源に接続された終端
抵抗とを含むことを特徴とする。また、本発明は、前記
信号伝搬手段は、前記ＣＭＯＳ型半導体集積回路内に含
まれ、第二の出力端子が前記バイポーラ型半導体集積回
路の第二の入力端子に接続され基準信号を出力する基準
信号出力回路を含むことを特徴とする。また、本発明は
、前記基準信号出力回路は、ソースが前記電源にゲート
が接地電位にそれぞれ接続された第三のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第三のＰチャネルＭＯ
Ｓトランジスタのドレインにゲートおよびドレインが接
地電位にそれぞれ接続された第四のＰチャネルＭＯＳト
ランジスタと、ソースが前記電源にゲートが接地電位に
ドレインが前記第二の出力端子にそれぞれ接続された第
五のＰチャネルＭＯＳトランジスタと、ソースが前記第
二の出力端子にゲートが前記第三および第四のＰチャネ
ルＭＯＳトランジスタの共通接続点にドレインが接地電
位にそれぞれ接続された第六のＰチャネルＭＯＳトラン
ジスタとを含むことができる。
導体集積回路と、バイポーラ型半導体集積回路と、前記
ＣＭＯＳ型半導体集積回路の出力信号を前記バイポーラ
型半導体集積回路に入力する信号伝搬手段とを備えた半
導体集積回路間の接続回路において、前記信号伝搬手段
は、前記ＣＭＯＳ型半導体集積回路内に含まれ、内部信
号が入力される入力端子と、入力が前記入力端子にそれ
ぞれ接続された第一および第二のインバータ回路と、入
力が前記第二のインバータ回路の出力に接続された第三
のインバータ回路と、ソースが電源にゲートが前記第一
のインバータ回路の出力にドレインが第一の出力端子に
それぞれ接続された第一のＰチャネルＭＯＳトランジス
タと、ソースが前記第一の出力端子にゲートが前記第三
のインバータ回路の出力にドレインが接地電位にそれぞ
れ接続された第二のＰチャネルＭＯＳトランジスタとを
含む出力回路と、一端が前記出力回路の第一の出力端子
と前記バイポーラ半導体集積回路の第一の入力端子とを
結ぶ接続線に接続され他端が前記電源に接続された終端
抵抗とを含むことを特徴とする。また、本発明は、前記
信号伝搬手段は、前記ＣＭＯＳ型半導体集積回路内に含
まれ、第二の出力端子が前記バイポーラ型半導体集積回
路の第二の入力端子に接続され基準信号を出力する基準
信号出力回路を含むことを特徴とする。また、本発明は
、前記基準信号出力回路は、ソースが前記電源にゲート
が接地電位にそれぞれ接続された第三のＰチャネルＭＯ
Ｓトランジスタと、ソースが前記第三のＰチャネルＭＯ
Ｓトランジスタのドレインにゲートおよびドレインが接
地電位にそれぞれ接続された第四のＰチャネルＭＯＳト
ランジスタと、ソースが前記電源にゲートが接地電位に
ドレインが前記第二の出力端子にそれぞれ接続された第
五のＰチャネルＭＯＳトランジスタと、ソースが前記第
二の出力端子にゲートが前記第三および第四のＰチャネ
ルＭＯＳトランジスタの共通接続点にドレインが接地電
位にそれぞれ接続された第六のＰチャネルＭＯＳトラン
ジスタとを含むことができる。
【０００６】
【作用】出力回路はプシュプル増幅器を構成し、終端抵
抗とにより、バイポーラ型半導体集積回路の第一の入力
端子の入力電位ＶＩＬをＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶＴＰから電源電圧ＶＤＤまでの間の値
とする。これにより、ＣＭＯＳ型半導体集積回路の出力
回路の入力端子に論理レベル「１」および「０」が入力
されたときのバイポーラ型半導体集積回路の第一の入力
端子の入力信号の論理振幅は入力電位ＶＩＬから電源電
圧ＶＤＤとなり、入力電位ＶＩＬがバイポーラ型半導体
集積回路の入力回路のしきい値電圧ＶＴＢよりも高いと
き論理「１」が、低い場合論理「０」が入力されたと判
定できる。
抗とにより、バイポーラ型半導体集積回路の第一の入力
端子の入力電位ＶＩＬをＰチャネルＭＯＳトランジスタ
のしきい値電圧ＶＴＰから電源電圧ＶＤＤまでの間の値
とする。これにより、ＣＭＯＳ型半導体集積回路の出力
回路の入力端子に論理レベル「１」および「０」が入力
されたときのバイポーラ型半導体集積回路の第一の入力
端子の入力信号の論理振幅は入力電位ＶＩＬから電源電
圧ＶＤＤとなり、入力電位ＶＩＬがバイポーラ型半導体
集積回路の入力回路のしきい値電圧ＶＴＢよりも高いと
き論理「１」が、低い場合論理「０」が入力されたと判
定できる。
【０００７】さらに、基準信号出力回路により、前記論
理振幅の中間電位を有する基準信号をバイポーラ型半導
体集積回路の第二の入力端子に入力することで、第一の
入力端子への入力電位がこの中間電位よりも高いとき論
理「１」が低い場合論理「０」が入力されたと判定でき
る。
理振幅の中間電位を有する基準信号をバイポーラ型半導
体集積回路の第二の入力端子に入力することで、第一の
入力端子への入力電位がこの中間電位よりも高いとき論
理「１」が低い場合論理「０」が入力されたと判定でき
る。
【０００８】従って、ＣＭＯＳ型半導体集積回路の論理
振幅が電源電圧よりも小となり、立ち上り立ち下り時間
が短くなり、高速に信号伝搬を行うことができるととも
に、レベル変換素子を用いることなく、信号の伝搬がで
きるので、消費電力を低減することが可能となる。
振幅が電源電圧よりも小となり、立ち上り立ち下り時間
が短くなり、高速に信号伝搬を行うことができるととも
に、レベル変換素子を用いることなく、信号の伝搬がで
きるので、消費電力を低減することが可能となる。
【０００９】さらに、基準信号出力回路をＰチャネルＭ
ＯＳトランジスタのみで構成することにより、製造ばら
つきや使用環境の変化に対し、前記第一および第二の入
力端子の電位の変動は同方向に傾くため、互いに打ち消
すことができ、安定な動作が可能となる。
ＯＳトランジスタのみで構成することにより、製造ばら
つきや使用環境の変化に対し、前記第一および第二の入
力端子の電位の変動は同方向に傾くため、互いに打ち消
すことができ、安定な動作が可能となる。
【００１０】以下、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第一実施例を示す回路図で
ある。本第一実施例は、本発明の特徴とするところの、
ＰチャネルＭＯＳトランジスタＭＰ１ およびＭＰ２
と、インバータ回路ＩＶ１ 、ＩＶ２ およびＩＶ３
とを含む出力回路１０と、終端抵抗Ｒとを備えている。 そして、出力回路の入力端子ＩＤ１ はインバータ回路
ＩＶ１ およびＩＶ２ の入力端子に接続され、インバ
ータ回路ＩＶ２ の出力端子はインバータ回路ＩＶ３
の入力端子に接続され、インバータ回路ＩＶ１ および
ＩＶ３ の出力端子はそれぞれ、ＰチャネルＭＯＳトラ
ンジスタＭＰ１ およびＭＰ２ のゲートに接続されて
おり、ＰチャネルＭＯＳトランジスタＭＰ１ のソース
は電源ＶＤＤ（電源電圧もＶＤＤとする）に接続され、
ＰチャネルＭＯＳトランジスタＭＰ２ のドレインは接
地電位に接続され、ＰチャネルＭＯＳトランジスタＭＰ
１ のドレインはＰチャネルＭＯＳトランジスタＭＰ２
のソースと接続され、ＣＭＯＳ構造の半導体集積回路
の出力端子ＯＤ１ とされる。
ある。本第一実施例は、本発明の特徴とするところの、
ＰチャネルＭＯＳトランジスタＭＰ１ およびＭＰ２
と、インバータ回路ＩＶ１ 、ＩＶ２ およびＩＶ３
とを含む出力回路１０と、終端抵抗Ｒとを備えている。 そして、出力回路の入力端子ＩＤ１ はインバータ回路
ＩＶ１ およびＩＶ２ の入力端子に接続され、インバ
ータ回路ＩＶ２ の出力端子はインバータ回路ＩＶ３
の入力端子に接続され、インバータ回路ＩＶ１ および
ＩＶ３ の出力端子はそれぞれ、ＰチャネルＭＯＳトラ
ンジスタＭＰ１ およびＭＰ２ のゲートに接続されて
おり、ＰチャネルＭＯＳトランジスタＭＰ１ のソース
は電源ＶＤＤ（電源電圧もＶＤＤとする）に接続され、
ＰチャネルＭＯＳトランジスタＭＰ２ のドレインは接
地電位に接続され、ＰチャネルＭＯＳトランジスタＭＰ
１ のドレインはＰチャネルＭＯＳトランジスタＭＰ２
のソースと接続され、ＣＭＯＳ構造の半導体集積回路
の出力端子ＯＤ１ とされる。
【００１２】ここで、出力回路１０はＣＭＯＳ構造の半
導体集積回路内にあり、出力端子ＯＤ１ はバイポーラ
構造の半導体集積回路の入力回路３０の入力端子ＩＤ２
に接続され、さらに、終端抵抗Ｒを用いて電源ＶＤＤ
に接続される。
導体集積回路内にあり、出力端子ＯＤ１ はバイポーラ
構造の半導体集積回路の入力回路３０の入力端子ＩＤ２
に接続され、さらに、終端抵抗Ｒを用いて電源ＶＤＤ
に接続される。
【００１３】次に、本第一実施例の動作について説明す
る。ＣＭＯＳ構造の半導体集積回路の出力回路１０は２
個のＰチャネルＭＯＳトランジスタＭＰ１ およびＭＰ
２ を用いたプッシュプル増幅器を構成している。出力
回路１０の入力端子ＩＤ１ の論理レベル「０」が入力
されると、ＰチャネルＭＯＳトランジスタＭＰ２ が「
オン」状態になり、出力回路１０の出力信号電位はＰチ
ャネルＭＯＳトランジスタのしきい値電圧ＶＴＰまで下
がるが、バイポーラ構造の半導体集積回路の入力端子Ｉ
Ｄ２ の入力電位は、終端抵抗Ｒの抵抗値によりしきい
値電圧ＶＴＰから電源電圧ＶＤＤまでの間の電位ＶＩＬ
になる。一方、出力回路１０の入力端子ＩＤ１ の論理
レベル「１」が入力されると、ＰチャネルＭＯＳトラン
ジスタＭＰ１ が「オン」状態になり、出力回路１０の
出力信号電位は電源電圧ＶＤＤまで上がる。すなわち、
バイポーラ構造の半導体集積回路の入力端子ＩＤ２ の
入力信号の論理振幅はＶＩＬから電源電圧ＶＤＤとなる
。バイポーラ構造の半導体集積回路の入力回路３０で入
力端子ＩＤ２ の電位が入力回路３０のしきい値電位よ
り高い電位の場合論理「１」が、低い電位の場合論理「
０」が入力されたと判定される。
る。ＣＭＯＳ構造の半導体集積回路の出力回路１０は２
個のＰチャネルＭＯＳトランジスタＭＰ１ およびＭＰ
２ を用いたプッシュプル増幅器を構成している。出力
回路１０の入力端子ＩＤ１ の論理レベル「０」が入力
されると、ＰチャネルＭＯＳトランジスタＭＰ２ が「
オン」状態になり、出力回路１０の出力信号電位はＰチ
ャネルＭＯＳトランジスタのしきい値電圧ＶＴＰまで下
がるが、バイポーラ構造の半導体集積回路の入力端子Ｉ
Ｄ２ の入力電位は、終端抵抗Ｒの抵抗値によりしきい
値電圧ＶＴＰから電源電圧ＶＤＤまでの間の電位ＶＩＬ
になる。一方、出力回路１０の入力端子ＩＤ１ の論理
レベル「１」が入力されると、ＰチャネルＭＯＳトラン
ジスタＭＰ１ が「オン」状態になり、出力回路１０の
出力信号電位は電源電圧ＶＤＤまで上がる。すなわち、
バイポーラ構造の半導体集積回路の入力端子ＩＤ２ の
入力信号の論理振幅はＶＩＬから電源電圧ＶＤＤとなる
。バイポーラ構造の半導体集積回路の入力回路３０で入
力端子ＩＤ２ の電位が入力回路３０のしきい値電位よ
り高い電位の場合論理「１」が、低い電位の場合論理「
０」が入力されたと判定される。
【００１４】本第一実施例によると、出力回路１０の信
号の論理振幅は電源電圧ＶＤＤよりも小さくなり、立ち
上り立ち下り時間が短くなることにより、高速に信号を
伝搬することができるとともに、いわゆるレベル変換素
子を用いないので、消費電力を低減することができる。
号の論理振幅は電源電圧ＶＤＤよりも小さくなり、立ち
上り立ち下り時間が短くなることにより、高速に信号を
伝搬することができるとともに、いわゆるレベル変換素
子を用いないので、消費電力を低減することができる。
【００１５】図２は本発明の第二実施例を示す回路図で
ある。本第二実施例は、図１の第一実施例において、さ
らに本発明の特徴とするところの、基準信号出力回路２
０を出力回路１０とともにＣＭＯＳ構造の半導体集積回
路内に設け、その出力端子ＤＯ２ を入力回路３０の第
二の入力端子ＩＤ３ に接続したものである。
ある。本第二実施例は、図１の第一実施例において、さ
らに本発明の特徴とするところの、基準信号出力回路２
０を出力回路１０とともにＣＭＯＳ構造の半導体集積回
路内に設け、その出力端子ＤＯ２ を入力回路３０の第
二の入力端子ＩＤ３ に接続したものである。
【００１６】そして、基準信号振幅回路２０は、Ｐチャ
ネルＭＯＳトランジスタＭＰ３ 、ＭＰ４ 、ＭＰ５
およびＭＰ６を含んで構成される。すなわち、Ｐチャネ
ルＭＯＳトランジスタＭＰ３ のゲートと、Ｐチャネル
ＭＯＳトランジスタＭＰ４ のゲートおよびドレインと
、ＰチャネルＭＯＳトランジスタＭＰ５ のゲートと、
ＰチャネルＭＯＳトランジスタＭＰ６ のドレインとは
接地電位に接続され、ＰチャネルＭＯＳトランジスタＭ
Ｐ３ のソースとＰチャネルＭＯＳトランジスタＭＰ５
のソースとは電源ＶＤＤに接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ３ のドレインはＰチャネルＭＯＳ
トランジスタＭＰ４ のソースとＰチャネルＭＯＳトラ
ンジスタＭＰ６ のゲートとに接続され、ＰチャネルＭ
ＯＳトランジスタＭＰ５ のドレインとＰチャネルＭＯ
ＳトランジスタＭＰ６ のソースとの共通接続点が出力
端子ＯＤ２ となる。
ネルＭＯＳトランジスタＭＰ３ 、ＭＰ４ 、ＭＰ５
およびＭＰ６を含んで構成される。すなわち、Ｐチャネ
ルＭＯＳトランジスタＭＰ３ のゲートと、Ｐチャネル
ＭＯＳトランジスタＭＰ４ のゲートおよびドレインと
、ＰチャネルＭＯＳトランジスタＭＰ５ のゲートと、
ＰチャネルＭＯＳトランジスタＭＰ６ のドレインとは
接地電位に接続され、ＰチャネルＭＯＳトランジスタＭ
Ｐ３ のソースとＰチャネルＭＯＳトランジスタＭＰ５
のソースとは電源ＶＤＤに接続され、ＰチャネルＭＯ
ＳトランジスタＭＰ３ のドレインはＰチャネルＭＯＳ
トランジスタＭＰ４ のソースとＰチャネルＭＯＳトラ
ンジスタＭＰ６ のゲートとに接続され、ＰチャネルＭ
ＯＳトランジスタＭＰ５ のドレインとＰチャネルＭＯ
ＳトランジスタＭＰ６ のソースとの共通接続点が出力
端子ＯＤ２ となる。
【００１７】なお、バイポーラ構造の半導体集積回路の
入力回路３０は、差動増幅回路を含み、その正相入力端
子が入力端子ＩＤ２ 、逆相入力端子が入力端子ＩＤ３
であるとする。
入力回路３０は、差動増幅回路を含み、その正相入力端
子が入力端子ＩＤ２ 、逆相入力端子が入力端子ＩＤ３
であるとする。
【００１８】次に、本第二実施例の動作について説明す
る。出力回路１０の動作は第一実施例と同じであり、入
力回路３０の入力端子ＩＤ２ の入力信号の論理振幅は
、ＰチャネルＭＯＳトランジスタのしきい値電圧ＶＴＰ
から電源電圧ＶＤＤまでの間の電位ＶＩＬから電源電圧
ＶＤＤとなる。
る。出力回路１０の動作は第一実施例と同じであり、入
力回路３０の入力端子ＩＤ２ の入力信号の論理振幅は
、ＰチャネルＭＯＳトランジスタのしきい値電圧ＶＴＰ
から電源電圧ＶＤＤまでの間の電位ＶＩＬから電源電圧
ＶＤＤとなる。
【００１９】次に、基準信号出力回路２０において、Ｐ
チャネルＭＯＳトランジスタＭＰ３ およびＭＰ４ の
ゲートはともに接地電位に接続されており、両トランジ
スタＭＰ３ およびＭＰ４ は常に「オン」状態となり
、ＰチャネルＭＯＳトランジスタＭＰ６ のゲートの電
位はＰチャネルＭＯＳトランジスタＭＰ４ のしきい値
電圧ＶＴＰから電源電圧ＶＤＤの間の電位で、Ｐチャネ
ルＭＯＳトランジスタＭＰ３およびＭＰ４ のソースと
ドレイン間の抵抗比により決定される。同様に、Ｐチャ
ネルＭＯＳトランジスタＭＰ５ およびＭＰ６ はとも
に「オン」状態であり、基準信号出力回路２０の出力端
子ＯＤ２ の信号電位は、ＰチャネルＭＯＳトランジス
タＭＰ６ のしきい値電圧ＶＴＰとゲートの電位との和
から電源電圧ＶＤＤとの間の電位で、ＰチャネルＭＯＳ
トランジスタＭＰ５ およびＭＰ６ のソースとドレイ
ン間の抵抗比により決定されるが、入力回路３０の入力
端子ＩＤ２ の論理振幅の中間電位となるように設定す
ることにより、バイポーラ構造の半導体集積回路の入力
回路３０で入力端子ＩＤ２ の電位が入力端子ＩＤ３
の電位に比べ高い電位の場合論理「１」が、低い電位の
場合論理「０」が入力されたと判定できる。
チャネルＭＯＳトランジスタＭＰ３ およびＭＰ４ の
ゲートはともに接地電位に接続されており、両トランジ
スタＭＰ３ およびＭＰ４ は常に「オン」状態となり
、ＰチャネルＭＯＳトランジスタＭＰ６ のゲートの電
位はＰチャネルＭＯＳトランジスタＭＰ４ のしきい値
電圧ＶＴＰから電源電圧ＶＤＤの間の電位で、Ｐチャネ
ルＭＯＳトランジスタＭＰ３およびＭＰ４ のソースと
ドレイン間の抵抗比により決定される。同様に、Ｐチャ
ネルＭＯＳトランジスタＭＰ５ およびＭＰ６ はとも
に「オン」状態であり、基準信号出力回路２０の出力端
子ＯＤ２ の信号電位は、ＰチャネルＭＯＳトランジス
タＭＰ６ のしきい値電圧ＶＴＰとゲートの電位との和
から電源電圧ＶＤＤとの間の電位で、ＰチャネルＭＯＳ
トランジスタＭＰ５ およびＭＰ６ のソースとドレイ
ン間の抵抗比により決定されるが、入力回路３０の入力
端子ＩＤ２ の論理振幅の中間電位となるように設定す
ることにより、バイポーラ構造の半導体集積回路の入力
回路３０で入力端子ＩＤ２ の電位が入力端子ＩＤ３
の電位に比べ高い電位の場合論理「１」が、低い電位の
場合論理「０」が入力されたと判定できる。
【００２０】さらに、本第二実施例においては、出力回
路１０の出力端子ＯＤ１ と基準信号出力回路２０の出
力端子ＯＤ２ とをそれぞれバイポーラ構造の半導体集
積回路の入力回路３０の入力端子ＩＤ２ およびＩＤ３
に接続し、さらに、基準信号出力回路２０をすべてＰ
チャネルＭＯＳトランジスタのみで構成することにより
、製造ばらつきや使用環境の変化に対し、入力回路３０
の入力端子ＩＤ２ と入力端子ＩＤ３ との電位の変動
は同方向に傾くため、互いに打ち消すことができ、安定
に動作することができる利点がある。
路１０の出力端子ＯＤ１ と基準信号出力回路２０の出
力端子ＯＤ２ とをそれぞれバイポーラ構造の半導体集
積回路の入力回路３０の入力端子ＩＤ２ およびＩＤ３
に接続し、さらに、基準信号出力回路２０をすべてＰ
チャネルＭＯＳトランジスタのみで構成することにより
、製造ばらつきや使用環境の変化に対し、入力回路３０
の入力端子ＩＤ２ と入力端子ＩＤ３ との電位の変動
は同方向に傾くため、互いに打ち消すことができ、安定
に動作することができる利点がある。
【００２１】
【発明の効果】以上説明したように、本発明は、ＣＭＯ
Ｓ型半導体集積回路の出力回路にＰチャネルＭＯＳトラ
ンジスタからなるプッシュプル回路を用い、その出力を
バイポーラ型半導体集積回路の入力回路に接続するとと
もに、終端抵抗を介して電源に接続することにより、Ｃ
ＭＯＳ型半導体集積回路のレベルの伝搬信号をレベル変
換素子を用いることなく、バイポーラ型半導体集積回路
のレベルに変換することができる効果がある。また、Ｃ
ＭＯＳの論理振幅を電源電圧より小さくすることにより
、立ち上がり立ち下がりが時間が短くなることによって
、従来より高速に信号伝搬をすることができる効果があ
る。さらに、ＰチャネルＭＯＳトランジスタのみで構成
された基準信号出力回路を付加することにより、半導体
集積回路の製造ばらつきや使用環境条件に左右されない
安定した信号伝搬を行うことができる効果がある。
Ｓ型半導体集積回路の出力回路にＰチャネルＭＯＳトラ
ンジスタからなるプッシュプル回路を用い、その出力を
バイポーラ型半導体集積回路の入力回路に接続するとと
もに、終端抵抗を介して電源に接続することにより、Ｃ
ＭＯＳ型半導体集積回路のレベルの伝搬信号をレベル変
換素子を用いることなく、バイポーラ型半導体集積回路
のレベルに変換することができる効果がある。また、Ｃ
ＭＯＳの論理振幅を電源電圧より小さくすることにより
、立ち上がり立ち下がりが時間が短くなることによって
、従来より高速に信号伝搬をすることができる効果があ
る。さらに、ＰチャネルＭＯＳトランジスタのみで構成
された基準信号出力回路を付加することにより、半導体
集積回路の製造ばらつきや使用環境条件に左右されない
安定した信号伝搬を行うことができる効果がある。
【００２２】従って、本発明によれば、低消費電力で、
より高速でより安定した信号伝搬をすることができる半
導体集積回路間の接続回路が実現でき、その効果は大で
ある。
より高速でより安定した信号伝搬をすることができる半
導体集積回路間の接続回路が実現でき、その効果は大で
ある。
【図１】 本発明の第一実施例の構成を示す回路図。
【図２】 本発明の第二実施例の構成を示す回路図。
【図３】 従来例の構成を示す回路図。
１０ 出力回路
２０ 基準信号出力回路
３０ 入力回路
４０ 出力バッファ
５０ レベル変換素子
６０ 入力バッファ
ＩＤ１ 、ＩＤ２ 、ＩＤ３ 入力端子ＩＶ１
、ＩＶ２ 、ＩＶ３ インバータ回路ＭＰ１
〜ＭＰ６ ＰチャネルＭＯＳトランジスタＯ
Ｄ１ 、ＯＤ２ 出力端子 Ｒ 終端抵抗 ＶＤＤ 電源
、ＩＶ２ 、ＩＶ３ インバータ回路ＭＰ１
〜ＭＰ６ ＰチャネルＭＯＳトランジスタＯ
Ｄ１ 、ＯＤ２ 出力端子 Ｒ 終端抵抗 ＶＤＤ 電源
Claims (3)
- 【請求項１】 ＣＭＯＳ型半導体集積回路と、バイポ
ーラ型半導体集積回路と、前記ＣＭＯＳ型半導体集積回
路の出力信号を前記バイポーラ型半導体集積回路に入力
する信号伝搬手段とを備えた半導体集積回路間の接続回
路において、前記信号伝搬手段は、前記ＣＭＯＳ型半導
体集積回路内に含まれ、内部信号が入力される入力端子
と、入力が前記入力端子にそれぞれ接続された第一およ
び第二のインバータ回路と、入力が前記第二のインバー
タ回路の出力に接続された第三のインバータ回路と、ソ
ースが電源にゲートが前記第一のインバータ回路の出力
にドレインが第一の出力端子にそれぞれ接続された第一
のＰチャネルＭＯＳトランジスタと、ソースが前記第一
の出力端子にゲートが前記第三のインバータ回路の出力
にドレインが接地電位にそれぞれ接続された第二のＰチ
ャネルＭＯＳトランジスタとを含む出力回路と、一端が
前記出力回路の第一の出力端子と前記バイポーラ半導体
集積回路の第一の入力端子とを結ぶ接続線に接続され他
端が前記電源に接続された終端抵抗とを含むことを特徴
とする半導体集積回路間の接続回路。 - 【請求項２】 請求項１に記載の半導体集積回路間の
接続回路において、前記信号伝搬手段は、前記ＣＭＯＳ
型半導体集積回路内に含まれ、第二の出力端子が前記バ
イポーラ型半導体集積回路の第二の入力端子に接続され
基準信号を出力する基準信号出力回路を含むことを特徴
とする半導体集積回路間の接続回路。 - 【請求項３】 前記基準信号出力回路は、ソースが前
記電源にゲートが接地電位にそれぞれ接続された第三の
ＰチャネルＭＯＳトランジスタと、ソースが前記第三の
ＰチャネルＭＯＳトランジスタのドレインにゲートおよ
びドレインが接地電位にそれぞれ接続された第四のＰチ
ャネルＭＯＳトランジスタと、ソースが前記電源にゲー
トが接地電位にドレインが前記第二の出力端子にそれぞ
れ接続された第五のＰチャネルＭＯＳトランジスタと、
ソースが前記第二の出力端子にゲートが前記第三および
第四のＰチャネルＭＯＳトランジスタの共通接続点にド
レインが接地電位にそれぞれ接続された第六のＰチャネ
ルＭＯＳトランジスタとを含む請求項２に記載の半導体
集積回路間の接続回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069005A JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
| CA002062414A CA2062414C (en) | 1991-03-07 | 1992-03-06 | A circuit for interconnecting integrated semiconductor circuits |
| US08/292,142 US5469081A (en) | 1991-03-07 | 1994-08-08 | Circuit for interconnecting integrated semiconductor circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069005A JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280118A true JPH04280118A (ja) | 1992-10-06 |
| JP2808913B2 JP2808913B2 (ja) | 1998-10-08 |
Family
ID=13390048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069005A Expired - Fee Related JP2808913B2 (ja) | 1991-03-07 | 1991-03-07 | 半導体集積回路間の接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808913B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025616A (ja) * | 1988-06-23 | 1990-01-10 | Nec Ic Microcomput Syst Ltd | 出力レベル回路 |
| JPH0296428A (ja) * | 1988-09-30 | 1990-04-09 | Fujitsu Ltd | 出力回路 |
| JPH02138612A (ja) * | 1988-11-18 | 1990-05-28 | Fujitsu Ltd | バスドライブ回路 |
-
1991
- 1991-03-07 JP JP3069005A patent/JP2808913B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025616A (ja) * | 1988-06-23 | 1990-01-10 | Nec Ic Microcomput Syst Ltd | 出力レベル回路 |
| JPH0296428A (ja) * | 1988-09-30 | 1990-04-09 | Fujitsu Ltd | 出力回路 |
| JPH02138612A (ja) * | 1988-11-18 | 1990-05-28 | Fujitsu Ltd | バスドライブ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808913B2 (ja) | 1998-10-08 |
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