JPH04280670A - スイッチ回路およびゲート電圧クランプ型半導体装置 - Google Patents
スイッチ回路およびゲート電圧クランプ型半導体装置Info
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- JPH04280670A JPH04280670A JP3069256A JP6925691A JPH04280670A JP H04280670 A JPH04280670 A JP H04280670A JP 3069256 A JP3069256 A JP 3069256A JP 6925691 A JP6925691 A JP 6925691A JP H04280670 A JPH04280670 A JP H04280670A
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- 239000012535 impurity Substances 0.000 claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000015556 catabolic process Effects 0.000 claims abstract description 5
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- 230000015572 biosynthetic process Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 2
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、チャージポンプ回路に
より電源電圧以上にゲート電圧を持ち上げて駆動するＭ
ＯＳ型半導体装置に関し、詳しくはそのゲート電圧をク
ランプしてゲート酸化膜を保護するようにしたゲート電
圧クランプ型半導体装置に関するものである。
より電源電圧以上にゲート電圧を持ち上げて駆動するＭ
ＯＳ型半導体装置に関し、詳しくはそのゲート電圧をク
ランプしてゲート酸化膜を保護するようにしたゲート電
圧クランプ型半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（以下、
ＭＯＳＦＥＴと称す。）を用いたスイッチ回路の一例を
図４を参照して次に示す。図において（Ｖｉ）は入力端
子、（Ｖｃｃ）は電源端子、（Ｑｏ）はスイッチ用ＭＯ
ＳＦＥＴ、（ＣＰ）はチャージポンプ回路、（ＩＶ）は
インバータ回路、（ＺＬ）は負荷である。上記ＭＯＳＦ
ＥＴ（Ｑｏ）は、ドレイン（Ｄｏ）を電源端子（Ｖｃｃ
）に接続すると共に、ソース（Ｓｏ）を負荷（ＺＬ）を
介して接地し、且つ、ゲート（Ｇｏ）をチャージポンプ
回路（ＣＰ）の出力に接続する。チャージポンプ回路（
ＣＰ）は、その入力をインバータ回路（ＩＶ）を介して
入力端子（Ｖｉ）に接続すると共に、出力をＭＯＳＦＥ
Ｔ（Ｑａ）を介して入力端子（Ｖｉ）に直接接続する。 インバータ回路（ＩＶ）はＭＯＳＦＥＴ（Ｑｂ）（Ｑｃ
）の直列接続からなる。
ＭＯＳＦＥＴと称す。）を用いたスイッチ回路の一例を
図４を参照して次に示す。図において（Ｖｉ）は入力端
子、（Ｖｃｃ）は電源端子、（Ｑｏ）はスイッチ用ＭＯ
ＳＦＥＴ、（ＣＰ）はチャージポンプ回路、（ＩＶ）は
インバータ回路、（ＺＬ）は負荷である。上記ＭＯＳＦ
ＥＴ（Ｑｏ）は、ドレイン（Ｄｏ）を電源端子（Ｖｃｃ
）に接続すると共に、ソース（Ｓｏ）を負荷（ＺＬ）を
介して接地し、且つ、ゲート（Ｇｏ）をチャージポンプ
回路（ＣＰ）の出力に接続する。チャージポンプ回路（
ＣＰ）は、その入力をインバータ回路（ＩＶ）を介して
入力端子（Ｖｉ）に接続すると共に、出力をＭＯＳＦＥ
Ｔ（Ｑａ）を介して入力端子（Ｖｉ）に直接接続する。 インバータ回路（ＩＶ）はＭＯＳＦＥＴ（Ｑｂ）（Ｑｃ
）の直列接続からなる。
【０００３】上記構成において入力端子（Ｖｉ）にパル
ス信号（Ｐ）を入力する。そうすると、そのハイにおい
てゲート（Ｇｏ）が接地され、ＭＯＳＦＥＴ（Ｑｏ）は
遮断する。次に、パルス信号（Ｐ）がロウになると、チ
ャージポンプ回路（ＣＰ）の入力に電源端子（Ｖｃｃ）
の電圧（Ｖｃｃ）が印加されて、チャージポンプ回路（
ＣＰ）が動作すると共に、ＭＯＳＦＥＴ（Ｑａ）が遮断
し、ゲート（Ｇｏ）にゲート電圧（Ｖｇ）が加わり、Ｍ
ＯＳＦＥＴ（Ｑｏ）が動作する。
ス信号（Ｐ）を入力する。そうすると、そのハイにおい
てゲート（Ｇｏ）が接地され、ＭＯＳＦＥＴ（Ｑｏ）は
遮断する。次に、パルス信号（Ｐ）がロウになると、チ
ャージポンプ回路（ＣＰ）の入力に電源端子（Ｖｃｃ）
の電圧（Ｖｃｃ）が印加されて、チャージポンプ回路（
ＣＰ）が動作すると共に、ＭＯＳＦＥＴ（Ｑａ）が遮断
し、ゲート（Ｇｏ）にゲート電圧（Ｖｇ）が加わり、Ｍ
ＯＳＦＥＴ（Ｑｏ）が動作する。
【０００４】そこで、ゲート（Ｇｏ）・ソース（Ｓｏ）
間の電圧を（Ｖｇｓ）、ソース電圧（出力電圧）を（Ｖ
ｏｕｔ）とすると、Ｖｇ＝Ｖｏｕｔ＋Ｖｇｓとなり、出
力電圧（Ｖｏｕｔ）を電源電圧（Ｖｃｃ）に近付けるた
めには、 Ｖｇ＝Ｖｃｃ＋Ｖｇｓ にすること、即
ち、図３の点線（Ｈ）に示すように、チャージポンプ回
路（ＣＰ）にてゲート電圧（Ｖｇ）を電源電圧（Ｖｃｃ
）以上に持ち上げる必要がある。
間の電圧を（Ｖｇｓ）、ソース電圧（出力電圧）を（Ｖ
ｏｕｔ）とすると、Ｖｇ＝Ｖｏｕｔ＋Ｖｇｓとなり、出
力電圧（Ｖｏｕｔ）を電源電圧（Ｖｃｃ）に近付けるた
めには、 Ｖｇ＝Ｖｃｃ＋Ｖｇｓ にすること、即
ち、図３の点線（Ｈ）に示すように、チャージポンプ回
路（ＣＰ）にてゲート電圧（Ｖｇ）を電源電圧（Ｖｃｃ
）以上に持ち上げる必要がある。
【０００５】
【発明が解決しようとする課題】解決しようとする課題
は、スイッチ用ＭＯＳＦＥＴ（Ｑｏ）のゲート電圧（Ｖ
ｇ）をチャージポンプ回路（ＣＰ）により電源電圧（Ｖ
ｃｃ）以上に持ち上げていく際、それが上がりすぎて、
又は外乱によりサージ電圧が印加されて、ゲート酸化膜
を破壊する恐れがある点である。
は、スイッチ用ＭＯＳＦＥＴ（Ｑｏ）のゲート電圧（Ｖ
ｇ）をチャージポンプ回路（ＣＰ）により電源電圧（Ｖ
ｃｃ）以上に持ち上げていく際、それが上がりすぎて、
又は外乱によりサージ電圧が印加されて、ゲート酸化膜
を破壊する恐れがある点である。
【０００６】
【課題を解決するための手段】本発明は、一導電型半導
体基板の相異なる２つの素子形成領域に、他導電型不純
物を選択拡散して形成した他導電型第１、第２不純物領
域と、上記第１、第２不純物領域にそれぞれ一導電型不
純物を選択拡散して形成した一導電型第３、第４不純物
領域と、第１不純物領域の基板表面にゲート酸化膜を介
して形成され、且つ、第４不純物領域に電気的接続した
ゲート電極とを具備し、上記半導体基板と第３不純物領
域をそれぞれドレイン及びソースとするＭＯＳ電界効果
型第１トランジスタを形成すると共に、上記半導体基板
と第２不純物領域と第４不純物領域とをそれぞれコレク
タ、ベース、及びエミッタとする第２トランジスタを形
成し、ゲート電圧上昇時に第２トランジスタのベース、
エミッタ間でツェナ破壊を生じさせてゲート電圧をクラ
ンプするようにしたことを特徴とし、又、上記ゲート電
圧クランプ型半導体装置を有してなり、その第１トラン
ジスタのドレイン及びソースにそれぞれ接続した電源電
圧及び負荷と、入力を抵抗を介して第２トランジスタの
ベースに接続すると共に、出力を第１トランジスタのゲ
ート電極に接続したチャージポンプ回路とを具備したス
イッチ回路を提供する。
体基板の相異なる２つの素子形成領域に、他導電型不純
物を選択拡散して形成した他導電型第１、第２不純物領
域と、上記第１、第２不純物領域にそれぞれ一導電型不
純物を選択拡散して形成した一導電型第３、第４不純物
領域と、第１不純物領域の基板表面にゲート酸化膜を介
して形成され、且つ、第４不純物領域に電気的接続した
ゲート電極とを具備し、上記半導体基板と第３不純物領
域をそれぞれドレイン及びソースとするＭＯＳ電界効果
型第１トランジスタを形成すると共に、上記半導体基板
と第２不純物領域と第４不純物領域とをそれぞれコレク
タ、ベース、及びエミッタとする第２トランジスタを形
成し、ゲート電圧上昇時に第２トランジスタのベース、
エミッタ間でツェナ破壊を生じさせてゲート電圧をクラ
ンプするようにしたことを特徴とし、又、上記ゲート電
圧クランプ型半導体装置を有してなり、その第１トラン
ジスタのドレイン及びソースにそれぞれ接続した電源電
圧及び負荷と、入力を抵抗を介して第２トランジスタの
ベースに接続すると共に、出力を第１トランジスタのゲ
ート電極に接続したチャージポンプ回路とを具備したス
イッチ回路を提供する。
【０００７】
【作用】上記技術的手段によれば、第１トランジスタの
ゲート電圧をチャージポンプ回路により上昇させていく
と、第２トランジスタのベース、エミッタ間でツェナ破
壊が生じ、上記ゲート電圧をツェナ電圧と電源電圧との
和にてクランプする。
ゲート電圧をチャージポンプ回路により上昇させていく
と、第２トランジスタのベース、エミッタ間でツェナ破
壊が生じ、上記ゲート電圧をツェナ電圧と電源電圧との
和にてクランプする。
【０００８】
【実施例】本発明の実施例を図１乃至図３を参照して以
下に説明する。まず図１は本発明に係るゲート電圧クラ
ンプ型半導体装置（Ｑ）の側断面図を示し、図において
（Ａ）は半導体基板、（１）（２）は第１、第２不純物
領域、（３）（４）は第３、第４不純物領域、（Ｇｍ）
はゲート電極、（Ｑｍ）（Ｑｎ）は第１、第２トランジ
スタである。上記半導体基板（Ａ）はＮ−型基板で、裏
面側にＮ＋型不純物領域（５）からなる電極引き出し層
を有し、そこから電源端子（Ｖｃｃ）に接続される。第
１、第２不純物領域（１）（２）は半導体基板（Ａ）の
相異なる２つの素子形成領域に、Ｐ−型及びＰ＋型各不
純物を選択拡散して形成される。又、第３、第４不純物
領域（３）（４）は第１、第２不純物領域（１）（２）
に、Ｎ＋型不純物を選択拡散して形成され、第３不純物
領域（３）には電極引き出し用Ｐ＋ 型不純物領域（６
）を形成しておく。ゲート電極（Ｇｍ）は第１不純物領
域（１）の基板表面にゲート酸化膜（７）を介してポリ
シリにて形成され、且つ、第４不純物領域（４）に電気
的接続する。第１トランジスタ（Ｑｍ）は、半導体基板
（Ａ）と第３不純物領域（３）をそれぞれドレイン及び
ソース（Ｄｍ）（Ｓｍ）とし、ゲート電極（Ｇｍ）とで
ＮチャンネルＭＯＳＦＥＴを形成する。第２トランジス
タ（Ｑｎ）は、半導体基板（Ａ）と第２不純物領域（２
）と第４不純物領域（４）とをコレクタ、ベース、及び
エミッタ（Ｃ）（Ｂ）（Ｅ）としてトランジスタを形成
し、特にベース（Ｂ）とエミッタ（Ｅ）とでツェナダイ
オードを形成する。
下に説明する。まず図１は本発明に係るゲート電圧クラ
ンプ型半導体装置（Ｑ）の側断面図を示し、図において
（Ａ）は半導体基板、（１）（２）は第１、第２不純物
領域、（３）（４）は第３、第４不純物領域、（Ｇｍ）
はゲート電極、（Ｑｍ）（Ｑｎ）は第１、第２トランジ
スタである。上記半導体基板（Ａ）はＮ−型基板で、裏
面側にＮ＋型不純物領域（５）からなる電極引き出し層
を有し、そこから電源端子（Ｖｃｃ）に接続される。第
１、第２不純物領域（１）（２）は半導体基板（Ａ）の
相異なる２つの素子形成領域に、Ｐ−型及びＰ＋型各不
純物を選択拡散して形成される。又、第３、第４不純物
領域（３）（４）は第１、第２不純物領域（１）（２）
に、Ｎ＋型不純物を選択拡散して形成され、第３不純物
領域（３）には電極引き出し用Ｐ＋ 型不純物領域（６
）を形成しておく。ゲート電極（Ｇｍ）は第１不純物領
域（１）の基板表面にゲート酸化膜（７）を介してポリ
シリにて形成され、且つ、第４不純物領域（４）に電気
的接続する。第１トランジスタ（Ｑｍ）は、半導体基板
（Ａ）と第３不純物領域（３）をそれぞれドレイン及び
ソース（Ｄｍ）（Ｓｍ）とし、ゲート電極（Ｇｍ）とで
ＮチャンネルＭＯＳＦＥＴを形成する。第２トランジス
タ（Ｑｎ）は、半導体基板（Ａ）と第２不純物領域（２
）と第４不純物領域（４）とをコレクタ、ベース、及び
エミッタ（Ｃ）（Ｂ）（Ｅ）としてトランジスタを形成
し、特にベース（Ｂ）とエミッタ（Ｅ）とでツェナダイ
オードを形成する。
【０００９】上記構成において第１トランジスタ（Ｑｍ
）のゲート電圧（Ｖｇ）が上がりすぎると、第２トラン
ジスタ（Ｑｎ）のベース・エミッタ間（第２、第４不純
物領域（２）（４）間）のＰＮジャンクションが破れて
ツェナ破壊を生じ、ツェナ電圧が生じる。そこで、第２
不純物領域（２）（ベース）と半導体基板（Ａ）とは略
同電位と見做せるので、ゲート電圧（Ｖｇ）は基板電位
、即ち電源電圧（Ｖｃｃ）にツェナ電圧を加算したもの
になってその値でクランプされる。
）のゲート電圧（Ｖｇ）が上がりすぎると、第２トラン
ジスタ（Ｑｎ）のベース・エミッタ間（第２、第４不純
物領域（２）（４）間）のＰＮジャンクションが破れて
ツェナ破壊を生じ、ツェナ電圧が生じる。そこで、第２
不純物領域（２）（ベース）と半導体基板（Ａ）とは略
同電位と見做せるので、ゲート電圧（Ｖｇ）は基板電位
、即ち電源電圧（Ｖｃｃ）にツェナ電圧を加算したもの
になってその値でクランプされる。
【００１０】次に、上記半導体装置（Ｑ）の実際の動作
例を、図２に示すスイッチ回路（８）に適用した場合に
ついて次に示す。図４に示す部分と同一部分には同一参
照符号を付してその説明を省略する。相違する点は、Ｍ
ＯＳＦＥＴ（Ｑｏ）に代えて半導体装置（Ｑ）を用いた
ことで、第１トランジスタ（Ｑｍ）のドレイン及びソー
ス（Ｄｍ）（Ｓｍ）にそれぞれ電源端子（Ｖｃｃ）及び
負荷（ＺＬ）を接続すると共に、、チャージポンプ回路
（ＣＰ）の入力と第２トランジスタ（Ｑｎ）のベース（
Ｂ）を接続し、出力を第１トランジスタ（Ｑｍ）のゲー
ト電極（Ｇｍ）に接続する。
例を、図２に示すスイッチ回路（８）に適用した場合に
ついて次に示す。図４に示す部分と同一部分には同一参
照符号を付してその説明を省略する。相違する点は、Ｍ
ＯＳＦＥＴ（Ｑｏ）に代えて半導体装置（Ｑ）を用いた
ことで、第１トランジスタ（Ｑｍ）のドレイン及びソー
ス（Ｄｍ）（Ｓｍ）にそれぞれ電源端子（Ｖｃｃ）及び
負荷（ＺＬ）を接続すると共に、、チャージポンプ回路
（ＣＰ）の入力と第２トランジスタ（Ｑｎ）のベース（
Ｂ）を接続し、出力を第１トランジスタ（Ｑｍ）のゲー
ト電極（Ｇｍ）に接続する。
【００１１】そこで、入力端子（Ｖｉ）よりパルス信号
（Ｐ）を入力すると、そのハイでは第１トランジスタ（
Ｑｍ）は遮断する。次に、ロウになると、その瞬間、チ
ャージポンプ回路（ＣＰ）の入力と、第２トランジスタ
（Ｑｎ）のベース（Ｂ）とに電源電圧（Ｖｃｃ）が加わ
る。そうすると、まず、第１トランジスタ（Ｑｍ）のゲ
ート電圧（Ｖｇ）は、第２トランジスタ（Ｑｎ）のベー
ス・エミッタ（Ｂ）（Ｅ）を経て、図３に示すように、
電圧（Ｖｃｃ−Ｖｂｅ）（但し、Ｖｂｅは第２トランジ
スタ（Ｑｎ）のベース・エミッタ間電圧）まで立ち上が
り、第２トランジスタ（Ｑｎ）のコレクタ・エミッタ（
Ｃ）（Ｅ）間が遮断すると共に、ゲート電圧（Ｖｇ）が
チャージポンプ回路（ＣＰ）によって更に上昇し始める
。そこで、ゲート電圧（Ｖｇ）がそのまま上昇を続けて
いくと、ゲート電極（Ｇｍ）と第２トランジスタ（Ｑｎ
）のエミッタ（Ｅ）とが電気的に繋がっているため、第
２トランジスタ（Ｑｎ）のベース・エミッタ（Ｂ）（Ｅ
）間でツェナ破壊が生じ、ゲート電圧（Ｖｇ）はそれ以
上には上がらず、ツェナ電圧（Ｖｚ）に電源電圧（Ｖｃ
ｃ）を加算した電圧（Ｖｃｃ＋Ｖｚ）にてクランプされ
る。
（Ｐ）を入力すると、そのハイでは第１トランジスタ（
Ｑｍ）は遮断する。次に、ロウになると、その瞬間、チ
ャージポンプ回路（ＣＰ）の入力と、第２トランジスタ
（Ｑｎ）のベース（Ｂ）とに電源電圧（Ｖｃｃ）が加わ
る。そうすると、まず、第１トランジスタ（Ｑｍ）のゲ
ート電圧（Ｖｇ）は、第２トランジスタ（Ｑｎ）のベー
ス・エミッタ（Ｂ）（Ｅ）を経て、図３に示すように、
電圧（Ｖｃｃ−Ｖｂｅ）（但し、Ｖｂｅは第２トランジ
スタ（Ｑｎ）のベース・エミッタ間電圧）まで立ち上が
り、第２トランジスタ（Ｑｎ）のコレクタ・エミッタ（
Ｃ）（Ｅ）間が遮断すると共に、ゲート電圧（Ｖｇ）が
チャージポンプ回路（ＣＰ）によって更に上昇し始める
。そこで、ゲート電圧（Ｖｇ）がそのまま上昇を続けて
いくと、ゲート電極（Ｇｍ）と第２トランジスタ（Ｑｎ
）のエミッタ（Ｅ）とが電気的に繋がっているため、第
２トランジスタ（Ｑｎ）のベース・エミッタ（Ｂ）（Ｅ
）間でツェナ破壊が生じ、ゲート電圧（Ｖｇ）はそれ以
上には上がらず、ツェナ電圧（Ｖｚ）に電源電圧（Ｖｃ
ｃ）を加算した電圧（Ｖｃｃ＋Ｖｚ）にてクランプされ
る。
【００１２】尚、上記スイッチ回路（８）は負論理で作
動するが、インバータを一段追加する等により正論理に
ても同様に作動する。
動するが、インバータを一段追加する等により正論理に
ても同様に作動する。
【００１３】
【発明の効果】本発明によれば、チャージポンプ回路に
よりＭＯＳＦＥＴのゲート電圧を電源電圧以上に持ち上
げて駆動する際、ゲート電圧をツェナ電圧にてクランプ
したから、ＭＯＳＦＥＴのゲート酸化膜を保護して素子
の破壊を防止できる。
よりＭＯＳＦＥＴのゲート電圧を電源電圧以上に持ち上
げて駆動する際、ゲート電圧をツェナ電圧にてクランプ
したから、ＭＯＳＦＥＴのゲート酸化膜を保護して素子
の破壊を防止できる。
【図１】本発明に係るゲート電圧クランプ型半導体装置
の実施例を示す断面図である。
の実施例を示す断面図である。
【図２】図１の適用例を示すスイッチ回路図である。
【図３】ゲート電圧の時間的変化を示すグラフである。
【図４】チャージポンプ回路によりＭＯＳＦＥＴのゲー
ト電圧を電源電圧以上に持ち上げて駆動するスイッチ回
路の従来例を示す回路図である。
ト電圧を電源電圧以上に持ち上げて駆動するスイッチ回
路の従来例を示す回路図である。
１、２、３、４ 第１、第２、第３、第４不純物領域
７ ゲート酸化膜 ８ スイッチ回路 Ａ 半導体基板 Ｑｍ、Ｑｎ 第１、第２トランジスタＶｃｃ 電源
端子 ＺＬ 負荷 Ｇｍ ゲート電圧
７ ゲート酸化膜 ８ スイッチ回路 Ａ 半導体基板 Ｑｍ、Ｑｎ 第１、第２トランジスタＶｃｃ 電源
端子 ＺＬ 負荷 Ｇｍ ゲート電圧
Claims (2)
- 【請求項１】 一導電型半導体基板の相異なる２つの
素子形成領域に、他導電型不純物を選択拡散して形成し
た他導電型第１、第２不純物領域と、上記第１、第２不
純物領域にそれぞれ一導電型不純物を選択拡散して形成
した一導電型第３、第４不純物領域と、第１不純物領域
の基板表面にゲート酸化膜を介して形成され、且つ、第
４不純物領域に電気的接続したゲート電極とを具備し、
上記半導体基板と第３不純物領域をそれぞれドレイン及
びソースとするＭＯＳ電界効果型第１トランジスタを形
成すると共に、上記半導体基板と第２不純物領域と第４
不純物領域とをそれぞれコレクタ、ベース、及びエミッ
タとする第２トランジスタを形成し、ゲート電圧上昇時
に第２トランジスタのベース、エミッタ間でツェナ破壊
を生じさせてゲート電圧をクランプするようにしたこと
を特徴とするゲート電圧クランプ型半導体装置。 - 【請求項２】 請求項１記載のゲート電圧クランプ型
半導体装置を有してなり、その第１トランジスタのドレ
イン及びソースにそれぞれ接続した電源電圧及び負荷と
、入力を第２トランジスタのベースに接続すると共に、
出力を第１トランジスタのゲート電極に接続したチャー
ジポンプ回路とを具備したことを特徴とするスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069256A JP3064457B2 (ja) | 1991-03-08 | 1991-03-08 | スイッチ回路およびゲート電圧クランプ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3069256A JP3064457B2 (ja) | 1991-03-08 | 1991-03-08 | スイッチ回路およびゲート電圧クランプ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280670A true JPH04280670A (ja) | 1992-10-06 |
| JP3064457B2 JP3064457B2 (ja) | 2000-07-12 |
Family
ID=13397460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3069256A Expired - Fee Related JP3064457B2 (ja) | 1991-03-08 | 1991-03-08 | スイッチ回路およびゲート電圧クランプ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064457B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5426320A (en) * | 1993-04-21 | 1995-06-20 | Consorzio Per La Ricera Sulla Mmicroelectronica Nel Mezzogiorno | Integrated structure protection device for protecting logic-level power MOS devices against electro-static discharges |
| US5528064A (en) * | 1994-08-17 | 1996-06-18 | Texas Instruments Inc. | Structure for protecting integrated circuits from electro-static discharge |
| US5563436A (en) * | 1992-11-24 | 1996-10-08 | Sgs-Thomson Microelectronics S.A. | Forward overvoltage protection circuit for a vertical semiconductor component |
| JP2008509548A (ja) * | 2004-08-03 | 2008-03-27 | フリースケール セミコンダクター インコーポレイテッド | 半導体スイッチ装置と電子素子 |
| JP2009106072A (ja) * | 2007-10-23 | 2009-05-14 | Rohm Co Ltd | 過電圧保護回路およびそれを用いた電子機器 |
| JP2009106039A (ja) * | 2007-10-22 | 2009-05-14 | Rohm Co Ltd | 過電圧保護回路およびそれを用いた電子機器 |
| JP2009106050A (ja) * | 2007-10-23 | 2009-05-14 | Rohm Co Ltd | 過電圧保護回路 |
| WO2018110304A1 (ja) * | 2016-12-14 | 2018-06-21 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および保護素子 |
-
1991
- 1991-03-08 JP JP3069256A patent/JP3064457B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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