JPH0428092A - アドレスデコード回路 - Google Patents
アドレスデコード回路Info
- Publication number
- JPH0428092A JPH0428092A JP2131428A JP13142890A JPH0428092A JP H0428092 A JPH0428092 A JP H0428092A JP 2131428 A JP2131428 A JP 2131428A JP 13142890 A JP13142890 A JP 13142890A JP H0428092 A JPH0428092 A JP H0428092A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- wiring
- decoding circuit
- logic block
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はアドレス信号をデコードするＮＡＮＤ回路方
式のアドレスデコード回路に係り、特にＰチャネル及び
ＮチャネルのＭＩ ５ＦＥＴを用いて構成されたＣＭＯ
８構成のアドレスデコード回路に関する。
式のアドレスデコード回路に係り、特にＰチャネル及び
ＮチャネルのＭＩ ５ＦＥＴを用いて構成されたＣＭＯ
８構成のアドレスデコード回路に関する。
（従来の技術）
一般に、半導体メモリ装置で使用されるアドレスデコー
ド回路は、Ｐチャネルでエンハンスメント型の複数個の
ＭＩ ５ＦＥＴからなるＰチャネル側論理ブロックと、
Ｎチャネルでエンノ＼ンスメント型の複数個のＭＩ ５
ＦＥＴからなるＮチャネル側論理ブロックとで構成され
ている。
ド回路は、Ｐチャネルでエンハンスメント型の複数個の
ＭＩ ５ＦＥＴからなるＰチャネル側論理ブロックと、
Ｎチャネルでエンノ＼ンスメント型の複数個のＭＩ ５
ＦＥＴからなるＮチャネル側論理ブロックとで構成され
ている。
第６図は従来のアドレスデコード回路のブロック図であ
り、Ｐチャネル側論理ブロック５１には正極性の電源電
圧ＶＤＤが、Ｎチャネル側論理ブロック５２にはＯｖの
基準電圧Ｖｓｓがそれぞれ供給されている。そして、Ｐ
チャネル側論理ブロック５１及びＮチャネル側論理ブロ
ック５２内の各ＭＩ ５ＦＥＴ・のゲートに供給するた
めのアドレス信号ＡＯ〜Ａｎが複数の人力配線５８を介
して供給される。また、上記両輪環ブロック５１．５２
の対応する出力は、両輪環ブロック間に存在する配線ス
ペース内で複数の各出力配線５４に接続される。このア
ドレスデコード回路はいわゆるＮＡＮＤ回路方式と呼ば
れるものであり、Ｐチャネル側論理ブロック５１内には
並列接続された何組かのＰチャネルＭＩ ５ＦＥＴが、
Ｎチャネル側論理ブロック５２内には直列接続された何
組かのＮチャネルＭＩＳＦＥＴがそれぞれ設けられてお
り、さらに並列接続された１組のＰチャネルＭＩ ５Ｆ
ＥＴと直列接続された１組のＮチャネルＭＩ ５ＦＥＴ
とで１個の部分デコード回路が構成されている。従って
、このアドレスデコード回路は部分デコード回路の集合
で構成されている。
り、Ｐチャネル側論理ブロック５１には正極性の電源電
圧ＶＤＤが、Ｎチャネル側論理ブロック５２にはＯｖの
基準電圧Ｖｓｓがそれぞれ供給されている。そして、Ｐ
チャネル側論理ブロック５１及びＮチャネル側論理ブロ
ック５２内の各ＭＩ ５ＦＥＴ・のゲートに供給するた
めのアドレス信号ＡＯ〜Ａｎが複数の人力配線５８を介
して供給される。また、上記両輪環ブロック５１．５２
の対応する出力は、両輪環ブロック間に存在する配線ス
ペース内で複数の各出力配線５４に接続される。このア
ドレスデコード回路はいわゆるＮＡＮＤ回路方式と呼ば
れるものであり、Ｐチャネル側論理ブロック５１内には
並列接続された何組かのＰチャネルＭＩ ５ＦＥＴが、
Ｎチャネル側論理ブロック５２内には直列接続された何
組かのＮチャネルＭＩＳＦＥＴがそれぞれ設けられてお
り、さらに並列接続された１組のＰチャネルＭＩ ５Ｆ
ＥＴと直列接続された１組のＮチャネルＭＩ ５ＦＥＴ
とで１個の部分デコード回路が構成されている。従って
、このアドレスデコード回路は部分デコード回路の集合
で構成されている。
第７図は上記従来のアドレスデコード回路の１つの部分
デコード回路の構成を示すものである。
デコード回路の構成を示すものである。
前記Ｐチャネル側論理ブロック５１内に設けられた２個
のＰチャネルＭＩ ５ＦＥＴ ＱＰｌ、 ＱＰ２は、
電源電圧ＶＤＤの印加点と出力ノードとの間に並列接続
されている。また、前記Ｎチャネル側論理ブロック５２
内に設けられた２個のＮチャネルＭＩ ５ＦＥＴ Ｑ
ＮＩ、 ＱＮ２は、基準電圧ｖｓｓの印加点と上記出力
ノードとの間に直列接続されている。そして、Ｐチャネ
ルＭＩＳＦＥＴ ＱＰＩとＮチャネルＭＩＳＦＥＴ
ＱＮＩの各ゲートにはアドレス信号ＩＮＩが入力され
、ＰチャネルＭＩＳＦＥＴ ＱＰ２とＮチャネルＭＩ
ＳＦＥＴＱＮ２の各ゲートにはアドレス信号ＩＮ２が入
力され、出力ノードからは出力信号ＯＵＴが出力される
。
のＰチャネルＭＩ ５ＦＥＴ ＱＰｌ、 ＱＰ２は、
電源電圧ＶＤＤの印加点と出力ノードとの間に並列接続
されている。また、前記Ｎチャネル側論理ブロック５２
内に設けられた２個のＮチャネルＭＩ ５ＦＥＴ Ｑ
ＮＩ、 ＱＮ２は、基準電圧ｖｓｓの印加点と上記出力
ノードとの間に直列接続されている。そして、Ｐチャネ
ルＭＩＳＦＥＴ ＱＰＩとＮチャネルＭＩＳＦＥＴ
ＱＮＩの各ゲートにはアドレス信号ＩＮＩが入力され
、ＰチャネルＭＩＳＦＥＴ ＱＰ２とＮチャネルＭＩ
ＳＦＥＴＱＮ２の各ゲートにはアドレス信号ＩＮ２が入
力され、出力ノードからは出力信号ＯＵＴが出力される
。
第８図は上記従来のアドレスデコード回路を実際に集積
化した場合の、上記第７図の部分デコード回路に対応し
た部分の素子構造を示すパターン平面図である。図にお
いて、６１は電源電圧ＶＤＤを伝達するアルミニウムで
構成された電源配線、６２は基準電圧ＶＳＳを伝達する
アルミニウムで構成された電源配線、６３．６４．６５
はそれぞれ前記ＰチャネルＭＩ ５ＦＥＴ ＱＰｌ、
ＱＰ２のソース、ドレイン領域となるＰ型拡散領域、
６６．６７．８８はそれぞれ前記ＮチャネルＭＩＳＦＥ
ＴＱＮＩ、 ＱＮ２のソース、ドレイン領域及び前記
出力配線の一部となるＮ型拡散領域、６９．７０はそれ
ぞれ上記各ＭＩＳＦＥＴのゲート電極となるポリシリコ
ン配線、７１．７２はそれぞれ上記ポリシリコン配線６
９．７０に入力信号ＩＮＩ、ＩＮ２を与えるアルミニウ
ムからなる信号配線、７３はＰチャネルＭＩ ５ＦＥＴ
ＱＰＩ、ＱＰ２の共通ドレイン領域となる上記Ｐ型
拡散領域６４とＮチャネルＭＩＳＦＥＴ ＱＮＩのド
レイン領域となる上記Ｎ型拡散領域６８をを接続するア
ルミニウムで構成されたジャンパー配線である。
化した場合の、上記第７図の部分デコード回路に対応し
た部分の素子構造を示すパターン平面図である。図にお
いて、６１は電源電圧ＶＤＤを伝達するアルミニウムで
構成された電源配線、６２は基準電圧ＶＳＳを伝達する
アルミニウムで構成された電源配線、６３．６４．６５
はそれぞれ前記ＰチャネルＭＩ ５ＦＥＴ ＱＰｌ、
ＱＰ２のソース、ドレイン領域となるＰ型拡散領域、
６６．６７．８８はそれぞれ前記ＮチャネルＭＩＳＦＥ
ＴＱＮＩ、 ＱＮ２のソース、ドレイン領域及び前記
出力配線の一部となるＮ型拡散領域、６９．７０はそれ
ぞれ上記各ＭＩＳＦＥＴのゲート電極となるポリシリコ
ン配線、７１．７２はそれぞれ上記ポリシリコン配線６
９．７０に入力信号ＩＮＩ、ＩＮ２を与えるアルミニウ
ムからなる信号配線、７３はＰチャネルＭＩ ５ＦＥＴ
ＱＰＩ、ＱＰ２の共通ドレイン領域となる上記Ｐ型
拡散領域６４とＮチャネルＭＩＳＦＥＴ ＱＮＩのド
レイン領域となる上記Ｎ型拡散領域６８をを接続するア
ルミニウムで構成されたジャンパー配線である。
（発明が解決しようとする課ｌり
ところで、上記従来のアドレスデコード回路では、第８
図のパターン平面図に示すような部分デコード回路がチ
ップ上に多数形成されており、これら各部分デコード回
路に対してアドレス信号を供給するための信号配線を論
理ブロックの外部に設ける必要があり、そのために広い
配線領域が必要になる。また、多数の部分デコード回路
の集合でアドレスデコード回路が構成されているため、
メモリ容量が増大するにつれて、部分デフード回路のレ
イアウトが複雑になり、チップ上に占める面積が増加す
るという問題がある。さらに、各部分デコード回路で出
力信号を取り出すために論理ブロック内でジャンパー配
線を使用する必要があり、その結果、各部分デコード回
路が占める面積が広くなり、特にメモリ容量が増大し、
アドレス信号のビット数が多くなると顕著となる。
図のパターン平面図に示すような部分デコード回路がチ
ップ上に多数形成されており、これら各部分デコード回
路に対してアドレス信号を供給するための信号配線を論
理ブロックの外部に設ける必要があり、そのために広い
配線領域が必要になる。また、多数の部分デコード回路
の集合でアドレスデコード回路が構成されているため、
メモリ容量が増大するにつれて、部分デフード回路のレ
イアウトが複雑になり、チップ上に占める面積が増加す
るという問題がある。さらに、各部分デコード回路で出
力信号を取り出すために論理ブロック内でジャンパー配
線を使用する必要があり、その結果、各部分デコード回
路が占める面積が広くなり、特にメモリ容量が増大し、
アドレス信号のビット数が多くなると顕著となる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、チップ上に占める面積の縮小化を図
ることができるアドレスデコード回路を提供することに
ある。
あり、その目的は、チップ上に占める面積の縮小化を図
ることができるアドレスデコード回路を提供することに
ある。
［発明の構成］
（課題を解決するための手段）
この発明のアドレスデコード回路は、
第１チャネル型のＭＩＳＦＥＴが複数個設けられた第１
論理ブロックと、 第２チャネル型のＭＩ ５ＦＥＴが複数個設けられた第
２論理ブロックと、 上記第１及び第２論理ブロック内を横断するように配置
され、上記第１及び第２論理ブロック内の第１チャネル
型及び第２チャネル型のＭＩＳＦＥＴの各ゲートに供給
すべきアドレス信号を伝達する複数の入力配線と、 上記第１及び第２の論理ブロックの出力どおしを接続す
る出力配線と を具備したことを特徴とする。
論理ブロックと、 第２チャネル型のＭＩ ５ＦＥＴが複数個設けられた第
２論理ブロックと、 上記第１及び第２論理ブロック内を横断するように配置
され、上記第１及び第２論理ブロック内の第１チャネル
型及び第２チャネル型のＭＩＳＦＥＴの各ゲートに供給
すべきアドレス信号を伝達する複数の入力配線と、 上記第１及び第２の論理ブロックの出力どおしを接続す
る出力配線と を具備したことを特徴とする。
（作 用）
アドレス信号を伝達する複数の入力配線を第１及び第２
論理ブロック内を横断するように配置することにより、
これら入力配線を形成するために必要な領域分だけチッ
プ上に占める面積を縮小することができる。
論理ブロック内を横断するように配置することにより、
これら入力配線を形成するために必要な領域分だけチッ
プ上に占める面積を縮小することができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係るアドレスデコード回路のブロッ
ク図である。Ｐチャネル側論理ブロック１１には正極性
の電源電圧ＶＤＤが、Ｎチャネル側論理ブロック１２に
はＯｖの基準電圧ｖ、ｓがそれぞれ供給されている。こ
のアドレスデコード回路はいわゆるＮＡＮＤ回路方式と
呼ばれるものであり、Ｐチャネル側論理ブロック１１内
には並列接続された何組かのＰチャネルＭＩ ５ＦＥＴ
が、Ｎチャネル側論理ブロック１２内には直列接続され
た何組かのＮチャネルＭＩＳＦＥＴがそれぞれ設けられ
ており、さらに並列接続された１組のＰチャネルＭＩＳ
ＦＥＴと直列接続された１組のＮチャネルＭＩＳＦＥＴ
とで１個の部分デコード回路が構成されている。
ク図である。Ｐチャネル側論理ブロック１１には正極性
の電源電圧ＶＤＤが、Ｎチャネル側論理ブロック１２に
はＯｖの基準電圧ｖ、ｓがそれぞれ供給されている。こ
のアドレスデコード回路はいわゆるＮＡＮＤ回路方式と
呼ばれるものであり、Ｐチャネル側論理ブロック１１内
には並列接続された何組かのＰチャネルＭＩ ５ＦＥＴ
が、Ｎチャネル側論理ブロック１２内には直列接続され
た何組かのＮチャネルＭＩＳＦＥＴがそれぞれ設けられ
ており、さらに並列接続された１組のＰチャネルＭＩＳ
ＦＥＴと直列接続された１組のＮチャネルＭＩＳＦＥＴ
とで１個の部分デコード回路が構成されている。
また、上記Ｐチャネル側論理ブロック１１及びＮチャネ
ル側論理ブロック１２内を連続して横断するように複数
のアドレス入力配線１８．１８．・・・が設けられてい
る。そして、上記両輪環ブロック１１．１２の対応する
出力は、両輪環ブロックの外部で複数の各出力配線１４
．１４、・・・に接続される。
ル側論理ブロック１２内を連続して横断するように複数
のアドレス入力配線１８．１８．・・・が設けられてい
る。そして、上記両輪環ブロック１１．１２の対応する
出力は、両輪環ブロックの外部で複数の各出力配線１４
．１４、・・・に接続される。
第２図は上記実施例のアドレスデコード回路の１つの部
分デコード回路の構成を示すものである。
分デコード回路の構成を示すものである。
前記Ｐチャネル側論理ブロックｌｌ内には２個のＰチャ
ネルでエンハンスメント型のＭＩ ５ＦＥＴＱＰＩ、
ＱＰ２が設けられており、両ＭＩＳＦＥＴは電源電圧Ｖ
ＤＤの印加点と出力配線１４との間に並列接続されてい
る。前記Ｎチャネル側論理ブロック１２内には２個のＮ
チャネルでエンハンスメント型のＭＩＳＦＥＴ ＱＮ
ｌ、ＱＮ２が設けられており、両ＭＩ ５ＦＥＴは基準
電圧ＶＳＳの印加点と出力配線１４との間に直列接続さ
れている。上記ＰチャネルＭＩＳＦＥＴ ＱＰＩとＮ
チャネルＭＩ ５ＦＥＴＱＮＩの各ゲートにはアドレス
信号ＩＮＩが与えられる入力配線１８−１が接続され、
ＰチャネルＭＩＳＦＥＴ ＱＰ２とＮチャネルＭＩＳ
ＦＥＴＱＮ２の各ゲートにはアドレス信号ＩＮ２が与え
られる入力配線１３−２が接続されている。
ネルでエンハンスメント型のＭＩ ５ＦＥＴＱＰＩ、
ＱＰ２が設けられており、両ＭＩＳＦＥＴは電源電圧Ｖ
ＤＤの印加点と出力配線１４との間に並列接続されてい
る。前記Ｎチャネル側論理ブロック１２内には２個のＮ
チャネルでエンハンスメント型のＭＩＳＦＥＴ ＱＮ
ｌ、ＱＮ２が設けられており、両ＭＩ ５ＦＥＴは基準
電圧ＶＳＳの印加点と出力配線１４との間に直列接続さ
れている。上記ＰチャネルＭＩＳＦＥＴ ＱＰＩとＮ
チャネルＭＩ ５ＦＥＴＱＮＩの各ゲートにはアドレス
信号ＩＮＩが与えられる入力配線１８−１が接続され、
ＰチャネルＭＩＳＦＥＴ ＱＰ２とＮチャネルＭＩＳ
ＦＥＴＱＮ２の各ゲートにはアドレス信号ＩＮ２が与え
られる入力配線１３−２が接続されている。
ここで、上記両入力配線１３−１ 、１３−２は前記Ｐ
チャネル側論理ブロック１１及びＮチャネル側論理ブロ
ック１２内を横断するように設けられているため、従来
のように多数の各部分デコード回路に対してアドレス信
号を供給するための広いアドレス入力配線領域は不要で
ある。
チャネル側論理ブロック１１及びＮチャネル側論理ブロ
ック１２内を横断するように設けられているため、従来
のように多数の各部分デコード回路に対してアドレス信
号を供給するための広いアドレス入力配線領域は不要で
ある。
第３図は上記実施例のアドレスデコード回路において、
アドレス信号がＡＯ，ＡＯ１〜Ａ２゜Ａ２からなる３ビ
ツトである場合の、全体の構成を示す回路図である。こ
の場合、Ｐチャネル側論理ブロックは１１−１と１１−
２の二つが設けられ、Ｎチャネル側論理ブロックも１２
−１と１２−２の二つが設けられる。上記一方のＰチャ
ネル側論理ブロック１１−１内には、それぞれソース、
ドレイン間が並列に接続されたＰチャネルでエンハンス
メント型の各３個のＭＩＳＦＥＴ ＱＰＩＩ 、 Ｑ
ＰＩ２ 。
アドレス信号がＡＯ，ＡＯ１〜Ａ２゜Ａ２からなる３ビ
ツトである場合の、全体の構成を示す回路図である。こ
の場合、Ｐチャネル側論理ブロックは１１−１と１１−
２の二つが設けられ、Ｎチャネル側論理ブロックも１２
−１と１２−２の二つが設けられる。上記一方のＰチャ
ネル側論理ブロック１１−１内には、それぞれソース、
ドレイン間が並列に接続されたＰチャネルでエンハンス
メント型の各３個のＭＩＳＦＥＴ ＱＰＩＩ 、 Ｑ
ＰＩ２ 。
ＱＰ１３ ＱＰ１４ 、 ＱＰ１５ 、
ＱＰｌｇ ＱＰ１７ 。
ＱＰｌｇ ＱＰ１７ 。
ＱＰｌｇ 、 ＱＰ１９ 、ＱＰ２０ 、 ＱＰ２１
、 ＱＰ２２が設けられている。上記ＭＩ ５ＦＥＴ
ＱＰＩＩ 、 ＱＰ１２ 。
、 ＱＰ２２が設けられている。上記ＭＩ ５ＦＥＴ
ＱＰＩＩ 、 ＱＰ１２ 。
Ｑ Ｐ１３の共通ソースは電源電圧ＶＤＤＯ印加点に接
続され、共通ドレインは出力信号Ｑ１を得る出力配線１
４ａに接続されている。同様に、上記ＭＩ ５ＦＥＴ
ＱＰ１４ 、 ＱＰ１５ 、 ＱＰ１６の共通ソース
は電源電圧ＶＤＤの印加点に接続され、これらの共通ド
レインは出力信号Ｑ２を得る出力配線１４ｂに接続され
ている。同様に、上記Ｍ Ｉ Ｓ Ｆ ＥＴ ＱＰ１
７ 、 ＱＰｌｇ 、 ＱＰ１９の共通ソースは電源電
圧ＶＤＤの印加点に接続され、これらの共通ドレインは
出力信号Ｑ３を得る出力配線１４ｃに接続されている。
続され、共通ドレインは出力信号Ｑ１を得る出力配線１
４ａに接続されている。同様に、上記ＭＩ ５ＦＥＴ
ＱＰ１４ 、 ＱＰ１５ 、 ＱＰ１６の共通ソース
は電源電圧ＶＤＤの印加点に接続され、これらの共通ド
レインは出力信号Ｑ２を得る出力配線１４ｂに接続され
ている。同様に、上記Ｍ Ｉ Ｓ Ｆ ＥＴ ＱＰ１
７ 、 ＱＰｌｇ 、 ＱＰ１９の共通ソースは電源電
圧ＶＤＤの印加点に接続され、これらの共通ドレインは
出力信号Ｑ３を得る出力配線１４ｃに接続されている。
同様に、上記ＭＩ ５ＦＥＴ ＱＰ２０ 、 ＱＰ２
１ 、 ＱＰ２２の共通ソースは電源電圧ＶＤＤの印
加点に接続され、これらの共通ドレインは出力信号Ｑ３
を得る出力配線１４ｄに接続されている。
１ 、 ＱＰ２２の共通ソースは電源電圧ＶＤＤの印
加点に接続され、これらの共通ドレインは出力信号Ｑ３
を得る出力配線１４ｄに接続されている。
上記Ｐチャネル側論理ブロック１１−１に隣接して上記
一方のＮチャネル側論理ブロック１２−１が設けら、こ
の論理ブロック１２−１内にはそれぞれソース、ドレイ
ン間が直列に接続されたＮチャネルでエンハンスメント
型の各３個のＭＩ ５ＦＥＴ ＱＮＩＩ 、 ＱＮ１
２ 、 ＱＮｌＢ 、ＱＮ１４ 。
一方のＮチャネル側論理ブロック１２−１が設けら、こ
の論理ブロック１２−１内にはそれぞれソース、ドレイ
ン間が直列に接続されたＮチャネルでエンハンスメント
型の各３個のＭＩ ５ＦＥＴ ＱＮＩＩ 、 ＱＮ１
２ 、 ＱＮｌＢ 、ＱＮ１４ 。
ＱＮ１５ 、 ＱＮｌＢ ＱＮ１７ 、 ＱＮｌＢ
、 ＱＮ１９、ＱＮ２０ 、 ＱＮ２１ 、 ＱＮ２２
が設けられている。そして、上記ＭＩＳＦＥＴ ＱＮ
ＩＩ、ＱＮｌＢ、ＱＮＩ９、Ｑ Ｎ２２の各ドレインは
、上記出力配線１４ａＳ１４ｂ。
、 ＱＮ１９、ＱＮ２０ 、 ＱＮ２１ 、 ＱＮ２２
が設けられている。そして、上記ＭＩＳＦＥＴ ＱＮ
ＩＩ、ＱＮｌＢ、ＱＮＩ９、Ｑ Ｎ２２の各ドレインは
、上記出力配線１４ａＳ１４ｂ。
１４ｃ、１４ｄにそれぞれ接続されている。
さらに上記Ｎチャネル側論理ブロック１２−１に隣接し
て他方のＮチャネル側論理ブロック１２−２が設けられ
ており、この論理ブロック１２−２内にはそれぞれソー
ス、ドレイン間が直列に接続されたＮチャネルでエンハ
ンスメント型の各３個のＭＩ Ｓ ＦＥＴ ＱＮ３１
、 ＱＮ３２ 、 ＱＮ３１ 、ＱＮ３４ 。
て他方のＮチャネル側論理ブロック１２−２が設けられ
ており、この論理ブロック１２−２内にはそれぞれソー
ス、ドレイン間が直列に接続されたＮチャネルでエンハ
ンスメント型の各３個のＭＩ Ｓ ＦＥＴ ＱＮ３１
、 ＱＮ３２ 、 ＱＮ３１ 、ＱＮ３４ 。
ＱＮ３５ ＱＮ３８ ＱＮ３７ 、 ＱＮ８Ｂ
、 ＱＮ３９ＱＮ４０ 、 ＱＮ４１ 、 ＱＮ４２が
設けられている。そして、上記Ｍ Ｉ Ｓ Ｆ ＥＴ
ＱＮ３Ｂ 、ＱＮ３Ｂ 、ＱＮ３９、Ｑ Ｎ４２の各
ドレインは、出力信号Ｑ５、Ｑ６、Ｑ７、Ｑ８を得る出
力配線１４ｅ 、 １４ｆ 、 １４ｇ。
、 ＱＮ３９ＱＮ４０ 、 ＱＮ４１ 、 ＱＮ４２が
設けられている。そして、上記Ｍ Ｉ Ｓ Ｆ ＥＴ
ＱＮ３Ｂ 、ＱＮ３Ｂ 、ＱＮ３９、Ｑ Ｎ４２の各
ドレインは、出力信号Ｑ５、Ｑ６、Ｑ７、Ｑ８を得る出
力配線１４ｅ 、 １４ｆ 、 １４ｇ。
１４ｈにそれぞれ接続されている。
このＮチャネル側論理ブロック１２−２に隣接して他方
のＰチャネル側論理ブロック１１−２が設けられており
、この論理ブロック１１−２内にはそれぞれソース、ド
レイン間が並列に接続されたＰチャネルでエンハンスメ
ント型の各３個のＭＩ ５ＦＥＴ ＱＰ３１ 、 Ｑ
Ｐ３２ 、 ＱＰ３Ｂ 、ＱＰ３４ 。
のＰチャネル側論理ブロック１１−２が設けられており
、この論理ブロック１１−２内にはそれぞれソース、ド
レイン間が並列に接続されたＰチャネルでエンハンスメ
ント型の各３個のＭＩ ５ＦＥＴ ＱＰ３１ 、 Ｑ
Ｐ３２ 、 ＱＰ３Ｂ 、ＱＰ３４ 。
ＱＰ３５ 、 ＱＰ３８ ＱＰ３７ 、 ＱＰ３
８ 、 ＱＰ３９ＱＰ４０ 、 ＱＰ４１ 、 ＱＰ
４２が設けられている。上記Ｍ Ｉ Ｓ Ｆ ＥＴ
ＱＰ３１ 、 ＱＰ３２ 、 ＱＰ３３の共通ソースは
電源電圧ＶＤＤＯ印加点に接続され、これらの共通ドレ
インは上記出力配線１４ｅに接続されている。同様に、
上記ＭＩＳＦＥＴ ＱＰ３４゜ＱＰ３５ 、 ＱＰ
３Ｂの共通ソースは電源電圧ＶＤＤの印加点に接続され
、これらの共通ドレインは上記出力配線１４ｆに接続さ
れている。同様に、上記ＭＩＳＦＥＴ ＱＰ３７．Ｑ
Ｐ３８．ＱＰ８９の共通ソースは電源電圧ＶＤＤの印加
点に接続され、これらの共通ドレインは上記出力配線１
４ｇに接続されている。同様に、上記ＭＩＳＦＥＴ
ＱＰ４０゜ＱＰ４１ 、 ＱＰ４２の共通ソースは電源
電圧ＶＤＤの印加点に接続され、これらの共通ドレイン
は上記出力配線１４ｈに接続されている。
８ 、 ＱＰ３９ＱＰ４０ 、 ＱＰ４１ 、 ＱＰ
４２が設けられている。上記Ｍ Ｉ Ｓ Ｆ ＥＴ
ＱＰ３１ 、 ＱＰ３２ 、 ＱＰ３３の共通ソースは
電源電圧ＶＤＤＯ印加点に接続され、これらの共通ドレ
インは上記出力配線１４ｅに接続されている。同様に、
上記ＭＩＳＦＥＴ ＱＰ３４゜ＱＰ３５ 、 ＱＰ
３Ｂの共通ソースは電源電圧ＶＤＤの印加点に接続され
、これらの共通ドレインは上記出力配線１４ｆに接続さ
れている。同様に、上記ＭＩＳＦＥＴ ＱＰ３７．Ｑ
Ｐ３８．ＱＰ８９の共通ソースは電源電圧ＶＤＤの印加
点に接続され、これらの共通ドレインは上記出力配線１
４ｇに接続されている。同様に、上記ＭＩＳＦＥＴ
ＱＰ４０゜ＱＰ４１ 、 ＱＰ４２の共通ソースは電源
電圧ＶＤＤの印加点に接続され、これらの共通ドレイン
は上記出力配線１４ｈに接続されている。
また、上記論理ブロック１１−１．１２−１．１２−２
．１１−２内を連続して横断するように６本の入力配線
１３ａ〜ｌｌｆが設けられている。そして、入力配線１
３ａ上を伝達されるアドレス信号ＡＯは、ＰチャネルＭ
ＩＳＦＥＴ ＱＰ２０．ＱＰ１４、ＮチャネルＭ Ｉ
Ｓ Ｆ ＥＴ ＱＮ１４ 、 ＱＮ２０ 、 Ｑ
Ｎ３１ 。
．１１−２内を連続して横断するように６本の入力配線
１３ａ〜ｌｌｆが設けられている。そして、入力配線１
３ａ上を伝達されるアドレス信号ＡＯは、ＰチャネルＭ
ＩＳＦＥＴ ＱＰ２０．ＱＰ１４、ＮチャネルＭ Ｉ
Ｓ Ｆ ＥＴ ＱＮ１４ 、 ＱＮ２０ 、 Ｑ
Ｎ３１ 。
ＱＮ３７ ＰチャネルＭＩＳＦＥＴ ＱＰ３４゜Ｑ
Ｐ２Ｏの各ゲートに供給される。入力配線１３ｂ上を
伝達されるＡＯの反転アドレス信号は、ＰチャネルＭＩ
５ＦＥＴ ＱＰＩ９ 、 ＱＰＩＩ 、 Ｎチャ′
ネルＭＩＳＦＥＴ ＱＮＩＩ 、 ＱＮ１７ 、
ＱＮ３４ 、 ＱＮ４０、ＰチャネルＭＩ ５ＦＥＴ
ＱＰ３１ 、 ＱＰ３７の各ゲートに供給される。入
力配線１３ｃ上を伝達されるアドレス信号Ａ１は、Ｐチ
ャネルＭＩ ５ＦＥＴＱＰ２１ 、 ＱＰｌｇ Ｎチ
ャネルＭＩＳＦＥＴＱＮ１ｇ 、 ＱＮ２１ 、 Ｑ
Ｎ３２ 、 ＱＮ３５ 、ＰチャネルＭＩＳＦＥＴ
ＱＰ３８．ＱＰ４１の各ゲートに供給される。入力配線
１３ｄ上を伝達されるＡ１の反転アドレス信号は、Ｐチ
ャネルＭＩＳＦＥＴＱＰ１５ 、 ＱＰ１２ Ｎチャ
ネルＭＩ ５ＦＥＴＱＮ１２ 、 ＱＮ１５ 、 ＱＮ
８ｇ 、 ＱＮ４１ 、 ＰチャネルＭＩＳＦＥＴ
ＱＰ１２．ＱＰ１５の各ゲートに供給される。入力配線
１３ｅ上を伝達されるアドレス信号Ａ２は、Ｎチャネル
ＭＩＳＦＥＴＱＮ３３ 、 ＱＮ３Ｂ 、 ＱＮ１９
、 ＱＮ４２ 、ＰチャネルＭＩ ５ＦＥＴ ＱＰ
３３ 、 ＱＰ３６ 、 ＱＰ３９ 、 ＱＰ４２の各
ゲートに供給される。また、入力配線１３ｆ上を伝達さ
れるＡ２の反転アドレス信号は、ＰチャネルＭＩ ５Ｆ
ＥＴ ＱＰ２２ 、 ＱＰ１９ 、 ＱＰＩＩＩ 。
Ｐ２Ｏの各ゲートに供給される。入力配線１３ｂ上を
伝達されるＡＯの反転アドレス信号は、ＰチャネルＭＩ
５ＦＥＴ ＱＰＩ９ 、 ＱＰＩＩ 、 Ｎチャ′
ネルＭＩＳＦＥＴ ＱＮＩＩ 、 ＱＮ１７ 、
ＱＮ３４ 、 ＱＮ４０、ＰチャネルＭＩ ５ＦＥＴ
ＱＰ３１ 、 ＱＰ３７の各ゲートに供給される。入
力配線１３ｃ上を伝達されるアドレス信号Ａ１は、Ｐチ
ャネルＭＩ ５ＦＥＴＱＰ２１ 、 ＱＰｌｇ Ｎチ
ャネルＭＩＳＦＥＴＱＮ１ｇ 、 ＱＮ２１ 、 Ｑ
Ｎ３２ 、 ＱＮ３５ 、ＰチャネルＭＩＳＦＥＴ
ＱＰ３８．ＱＰ４１の各ゲートに供給される。入力配線
１３ｄ上を伝達されるＡ１の反転アドレス信号は、Ｐチ
ャネルＭＩＳＦＥＴＱＰ１５ 、 ＱＰ１２ Ｎチャ
ネルＭＩ ５ＦＥＴＱＮ１２ 、 ＱＮ１５ 、 ＱＮ
８ｇ 、 ＱＮ４１ 、 ＰチャネルＭＩＳＦＥＴ
ＱＰ１２．ＱＰ１５の各ゲートに供給される。入力配線
１３ｅ上を伝達されるアドレス信号Ａ２は、Ｎチャネル
ＭＩＳＦＥＴＱＮ３３ 、 ＱＮ３Ｂ 、 ＱＮ１９
、 ＱＮ４２ 、ＰチャネルＭＩ ５ＦＥＴ ＱＰ
３３ 、 ＱＰ３６ 、 ＱＰ３９ 、 ＱＰ４２の各
ゲートに供給される。また、入力配線１３ｆ上を伝達さ
れるＡ２の反転アドレス信号は、ＰチャネルＭＩ ５Ｆ
ＥＴ ＱＰ２２ 、 ＱＰ１９ 、 ＱＰＩＩＩ 。
ＱＰ１３ ＮチャネルＭＩＳＦＥＴ ＱＮＩＩＱＮ
１６ 、０Ｎ１９ 、 ＱＮ２２の各ゲートに供給され
る。
１６ 、０Ｎ１９ 、 ＱＮ２２の各ゲートに供給され
る。
このような構成の回路において、例えばアドレス信号Ａ
Ｏ１Ａ１、Ａ２が全て“１°レベルで、かつこれらの反
転アドレス信号が全て“０”レベルのときは、Ｎチャネ
ル側論理ブロック１２−２内の直列接続された３個のＭ
ＩＳＦＥＴ ＱＮ３１゜ＱＮ３２ 、 ＱＮ３Ｂが全
て導通し、出力信号Ｑ８は１０ルベルになる。このとき
、Ｐチャネル側論理ブロック１１−１．１１−２内では
、上記出力信号Ｑ８を得る出力配線１４ｈ以外の各出力
配線と電源電圧ｖＤＤとの間に接続されているいずれか
１個のＰチャネルのＭＩＳＦＥＴが導通するため、残り
の出力信号Ｑ１〜Ｑ７は全て“１°レベルになる。
Ｏ１Ａ１、Ａ２が全て“１°レベルで、かつこれらの反
転アドレス信号が全て“０”レベルのときは、Ｎチャネ
ル側論理ブロック１２−２内の直列接続された３個のＭ
ＩＳＦＥＴ ＱＮ３１゜ＱＮ３２ 、 ＱＮ３Ｂが全
て導通し、出力信号Ｑ８は１０ルベルになる。このとき
、Ｐチャネル側論理ブロック１１−１．１１−２内では
、上記出力信号Ｑ８を得る出力配線１４ｈ以外の各出力
配線と電源電圧ｖＤＤとの間に接続されているいずれか
１個のＰチャネルのＭＩＳＦＥＴが導通するため、残り
の出力信号Ｑ１〜Ｑ７は全て“１°レベルになる。
このようにして、上記第３図のアドレスデコード回路は
ＮＡＮＤ回路方式のアドレスデコード回路として動作す
る。
ＮＡＮＤ回路方式のアドレスデコード回路として動作す
る。
第４図は上記第３図のアドレスデコード回路を実際に集
積化した場合に、第３図中の一点鎖線で囲まれた領域、
すなわち、前記Ｐチャネル側論理ブロック１１−２とＮ
チャネル側論理ブロック１２−２の部分の素子構造を示
すパターン平面図である。
積化した場合に、第３図中の一点鎖線で囲まれた領域、
すなわち、前記Ｐチャネル側論理ブロック１１−２とＮ
チャネル側論理ブロック１２−２の部分の素子構造を示
すパターン平面図である。
前記６本の入力配線１３ａ〜１３ｆはそれぞれアルミニ
ウムで構成されており、これら入力配線１３ａ〜１３ｆ
と並行するようにそれぞれアルミニウムで構成され、前
記電源電圧ＶＤＤｓ基準電圧Ｖ５５を伝達する２本の電
源配線１５．１６が配置されている。
ウムで構成されており、これら入力配線１３ａ〜１３ｆ
と並行するようにそれぞれアルミニウムで構成され、前
記電源電圧ＶＤＤｓ基準電圧Ｖ５５を伝達する２本の電
源配線１５．１６が配置されている。
また、図中１７ａ〜１７ｅはそれぞれ前記ＰチャネルＭ
Ｉ ５ＦＥＴのソース、ドレイン領域となるＰ型拡散領
域であり、Ｐ型拡散領域１７ａはコンクタト部１８を介
して上記電源配線１５と接続されている。
Ｉ ５ＦＥＴのソース、ドレイン領域となるＰ型拡散領
域であり、Ｐ型拡散領域１７ａはコンクタト部１８を介
して上記電源配線１５と接続されている。
さらに入力配線１３ａには各コンクタト部１９ａ１１９
ｂを介してポリシリコンからなる各ゲート電極２０ｇ、
２０ｂが接続されている。上記一方のゲート電極２０ｇ
は上記Ｐ型拡散領域１７ｇと１７ｂとの間に延長されて
おり、この間に前記ＰチャネルＭＩＳＦＥＴ ＱＰ４
０が形成されている。同様に、上記他方のゲート電極２
０ｂは上記Ｐ型拡散領域１７ａと１７ｄとの間に延長さ
れており、この間に前記ＰチャネルＭＩＳＦＥＴ Ｑ
Ｐ３４が形成されている。以下、同様に、入力配線１３
ｂには各コンクタト部１９ｃ、１９ｄを介してポリシリ
コンからなる各ゲート電極２（ｌｃ、２０ｄが、入力配
線１３ｃには各コンクタト部１９ｅ、１９ｆを介してポ
リシリコンからなる各ゲート電極２０ｅ、’２０ｆが、
入力配線１３ｄには各コンクタト部１９ｇ５１９ｈを介
してポリシリコンからなる各ゲート電極２０ｇ、２０ｈ
が、入力配線１３ｅには各コンクタト部１９ｉ、１９ｊ
を介してポリシリコンからなる各ゲート電極２０ｉ、２
０ｊが、入力配線１３ｆには各コンクタト部１９に、１
９１を介してポリシリコンからなる各ゲート電極２０に
１２０１がそれぞれ接続され、各ゲート電極は前記第３
図に示すような回路接続状態に基づいて、対応する一対
のＰ型拡散領域相互間に延長されている。
ｂを介してポリシリコンからなる各ゲート電極２０ｇ、
２０ｂが接続されている。上記一方のゲート電極２０ｇ
は上記Ｐ型拡散領域１７ｇと１７ｂとの間に延長されて
おり、この間に前記ＰチャネルＭＩＳＦＥＴ ＱＰ４
０が形成されている。同様に、上記他方のゲート電極２
０ｂは上記Ｐ型拡散領域１７ａと１７ｄとの間に延長さ
れており、この間に前記ＰチャネルＭＩＳＦＥＴ Ｑ
Ｐ３４が形成されている。以下、同様に、入力配線１３
ｂには各コンクタト部１９ｃ、１９ｄを介してポリシリ
コンからなる各ゲート電極２（ｌｃ、２０ｄが、入力配
線１３ｃには各コンクタト部１９ｅ、１９ｆを介してポ
リシリコンからなる各ゲート電極２０ｅ、’２０ｆが、
入力配線１３ｄには各コンクタト部１９ｇ５１９ｈを介
してポリシリコンからなる各ゲート電極２０ｇ、２０ｈ
が、入力配線１３ｅには各コンクタト部１９ｉ、１９ｊ
を介してポリシリコンからなる各ゲート電極２０ｉ、２
０ｊが、入力配線１３ｆには各コンクタト部１９に、１
９１を介してポリシリコンからなる各ゲート電極２０に
１２０１がそれぞれ接続され、各ゲート電極は前記第３
図に示すような回路接続状態に基づいて、対応する一対
のＰ型拡散領域相互間に延長されている。
図中２１ａ〜２１ｎはそれぞれ前記ＮチャネルＭＩＳＦ
ＥＴのソース、ドレイン領域となるＮ型拡散領域であり
、Ｎ型拡散領域２１ａはコンクタト部２２を介して上記
電源配線１６に接続されている。
ＥＴのソース、ドレイン領域となるＮ型拡散領域であり
、Ｎ型拡散領域２１ａはコンクタト部２２を介して上記
電源配線１６に接続されている。
さらに入力配線１３ａには各コンクタト部２３ａ１２３
ｂを介してポリシリコンからなる各ゲート電極２４ａ、
２４ｂが接続されている。上記一方のゲート電極２４ａ
は上記Ｎ型拡散領域２１ａと２１ｅとの間に延長されて
おり、この間に前記ＮチャネルＭＩＳＦＥＴ ＱＮ３
７が形成されている。同様に、上記他方のゲート電極２
４ｂは上記Ｎ型拡散領域２１ａと２１１との間に延長さ
れており、この間に前記ＮチャネルＭＩＳＦＥＴ Ｑ
Ｎ３１が形成されている。以下、同様に、入力配線１３
ｂには各コンクタト部２３ｃ、２１ｄを介してポリシリ
コンからなる各ゲート電極２４ｃ、２４ｄが、入力配線
１３ｃにはコンクタト部２３ｅを介してポリシリコンか
らなるゲート電極２４ｅが、入力配線１３ｄにはコンク
タト部２３ｆを介してポリシリコンからなるゲート電極
２４ｆが、入力配線１３ｆには各コンクタト部２３ｇ１
２３ｈを介してポリシリコンからなる各ゲート電極２４
ｇ、２４ｈがそれぞれ接続され、各ゲート電極は前記第
３図；こ示すような回路接続状態に基づいて、対応する
一対のＮ型拡散領域相互間もしくは二対のＮ型拡散領域
相互間に延長されている。
ｂを介してポリシリコンからなる各ゲート電極２４ａ、
２４ｂが接続されている。上記一方のゲート電極２４ａ
は上記Ｎ型拡散領域２１ａと２１ｅとの間に延長されて
おり、この間に前記ＮチャネルＭＩＳＦＥＴ ＱＮ３
７が形成されている。同様に、上記他方のゲート電極２
４ｂは上記Ｎ型拡散領域２１ａと２１１との間に延長さ
れており、この間に前記ＮチャネルＭＩＳＦＥＴ Ｑ
Ｎ３１が形成されている。以下、同様に、入力配線１３
ｂには各コンクタト部２３ｃ、２１ｄを介してポリシリ
コンからなる各ゲート電極２４ｃ、２４ｄが、入力配線
１３ｃにはコンクタト部２３ｅを介してポリシリコンか
らなるゲート電極２４ｅが、入力配線１３ｄにはコンク
タト部２３ｆを介してポリシリコンからなるゲート電極
２４ｆが、入力配線１３ｆには各コンクタト部２３ｇ１
２３ｈを介してポリシリコンからなる各ゲート電極２４
ｇ、２４ｈがそれぞれ接続され、各ゲート電極は前記第
３図；こ示すような回路接続状態に基づいて、対応する
一対のＮ型拡散領域相互間もしくは二対のＮ型拡散領域
相互間に延長されている。
一方、前記出力配線１４ａ−１４８はアルミニウムによ
る配線もしくはアルミニウムによる配線とポシリコンに
よる配線とを併用することにより構成されており、例え
ば出力配線１４ｈはアルミニウムによる配線のみで構成
されており、この配線１４ｈはコンクタト部２５ａ、２
５ｂを介して上記Ｐ型拡散領域１７ｂとＮ型拡散領域２
ｉｎとに接続されている。
る配線もしくはアルミニウムによる配線とポシリコンに
よる配線とを併用することにより構成されており、例え
ば出力配線１４ｈはアルミニウムによる配線のみで構成
されており、この配線１４ｈはコンクタト部２５ａ、２
５ｂを介して上記Ｐ型拡散領域１７ｂとＮ型拡散領域２
ｉｎとに接続されている。
前記出力配線１４ｇはそれぞれアルミニウムによって構
成されたアルミニウム配線２８ｇ、 ２６ｂ及び両アル
ミニウム配線を接続するポリシンコンによって構成され
たポリシンコン配線２７ａとから構成され、アルミニウ
ム配線２６ａはコンクタト部２５Ｃ１２５ｄを介して上
記Ｐ型拡散領域１７ｃとＮ型拡散領域２１にとに接続さ
れている。前記出力配線１４ｆはそれぞれアルミニウム
によって構成されたアルミニウム配線２８ｃ、２８ｄ及
び両アルミニウム配線を接続するポリシンコンによって
構成されたポリシンコン配線２７ｂとから構成され、ア
ルミニウム配線２［ｉｃはコンクタト部２５ｅ、２５ｆ
を介して上記Ｐ型拡散領域１７ｄとＮ型拡散領域２１ｈ
とに接続されている。前記出力配線１４ｅはそれぞれア
ルミニウムによって構成されたアルミニウム配線２６ｅ
１２６ｆ及び両アルミニウム配線を接続するポリシンコ
ンによって構成されたポリシンコン配線２７ｃとから構
成され、アルミニウム配線２６ｅはコンクタト部２５ｇ
、 ２５ｈを介して上記Ｐ型拡散領域１７ｅとＮ型拡散
領域２１ｄとに接続されている。
成されたアルミニウム配線２８ｇ、 ２６ｂ及び両アル
ミニウム配線を接続するポリシンコンによって構成され
たポリシンコン配線２７ａとから構成され、アルミニウ
ム配線２６ａはコンクタト部２５Ｃ１２５ｄを介して上
記Ｐ型拡散領域１７ｃとＮ型拡散領域２１にとに接続さ
れている。前記出力配線１４ｆはそれぞれアルミニウム
によって構成されたアルミニウム配線２８ｃ、２８ｄ及
び両アルミニウム配線を接続するポリシンコンによって
構成されたポリシンコン配線２７ｂとから構成され、ア
ルミニウム配線２［ｉｃはコンクタト部２５ｅ、２５ｆ
を介して上記Ｐ型拡散領域１７ｄとＮ型拡散領域２１ｈ
とに接続されている。前記出力配線１４ｅはそれぞれア
ルミニウムによって構成されたアルミニウム配線２６ｅ
１２６ｆ及び両アルミニウム配線を接続するポリシンコ
ンによって構成されたポリシンコン配線２７ｃとから構
成され、アルミニウム配線２６ｅはコンクタト部２５ｇ
、 ２５ｈを介して上記Ｐ型拡散領域１７ｅとＮ型拡散
領域２１ｄとに接続されている。
上記のように、アドレス信号を伝達する入力配線１３ａ
〜１３ｆを第１及び第２論理ブロック内を横断するよう
に配置したことにより、従来のように入力配線を論理ブ
ロックの外部に形成する場合と比べて、これら入力配線
を形成するために必要な領域だけチップ上に占める面積
を縮小することができる。また、従来のように、並列接
続されたＰチャネルＭＩＳＦＥＴと、直列接続されたＮ
チャネルＭＩＳＦＥＴとを必ずしも隣接して設ける必要
がないためにパターンレイアウトが簡単になり、レイア
ウト上でもチップ上に占める面積を縮小することができ
る。さらに、各部分デコード回路で出力信号を取り出す
ために、論理ブロック内でジャンパー配線を使用する必
要がなくなり、その結果、各部分デコード回路が占める
面積を小さくすることができる。
〜１３ｆを第１及び第２論理ブロック内を横断するよう
に配置したことにより、従来のように入力配線を論理ブ
ロックの外部に形成する場合と比べて、これら入力配線
を形成するために必要な領域だけチップ上に占める面積
を縮小することができる。また、従来のように、並列接
続されたＰチャネルＭＩＳＦＥＴと、直列接続されたＮ
チャネルＭＩＳＦＥＴとを必ずしも隣接して設ける必要
がないためにパターンレイアウトが簡単になり、レイア
ウト上でもチップ上に占める面積を縮小することができ
る。さらに、各部分デコード回路で出力信号を取り出す
ために、論理ブロック内でジャンパー配線を使用する必
要がなくなり、その結果、各部分デコード回路が占める
面積を小さくすることができる。
第５図は従来とこの発明のアドレスデコード回路におけ
るチップ上に占める面積を比較した特性図である。従来
とこの発明のアドレスデコード回路の面積を比べると、
この発明のものでは従来の約半分にすることができる。
るチップ上に占める面積を比較した特性図である。従来
とこの発明のアドレスデコード回路の面積を比べると、
この発明のものでは従来の約半分にすることができる。
そして、この関係はアドレス信号のビット数が増加して
も維持されている。
も維持されている。
なお、この発明は上記した実施例に限定されるものでは
なく、種々の変形が可能であることはいうまでもない。
なく、種々の変形が可能であることはいうまでもない。
例えば、第３図回路ではアドレス信号が３ビツトの場合
を説明したが、この発明はは３ビツト以下あるいは以上
のものにも当然実施が可能であるこはいうまでもない。
を説明したが、この発明はは３ビツト以下あるいは以上
のものにも当然実施が可能であるこはいうまでもない。
［発明の効果〕
以上、説明したようにこの発明によれば、チップ上に占
める面積の縮小化を図ることができるアドレスデコード
回路を提供することができる。
める面積の縮小化を図ることができるアドレスデコード
回路を提供することができる。
第１図はこの発明に係るアドレスデコード回路のブロッ
ク図、第２図は上記実施例のアドレスデコード回路の１
つの部分デコード回路の構成を示す回路図、第３図は上
記実施例のアドレスデコード回路においてアドレス信号
が３ビツトの場合の全体の構成を示す回路図、第４図は
上記ｊｌｉｉ３図のアドレスデコード回路を集積化した
場合の第３図回路中の一部回路の素子構造を示すパター
ン平面図、第５図は従来とこの発明のアドレスデコード
回路におけるチップ上に占める面積を比較して示す特性
図、第６図は従来のアドレスデコード回路のブロック図
、第７図は上記従来のアドレスデコード回路の１つの部
分デコード回路の構成を示す回路図、第８図は上記第７
図の部分デコード回路に対応した部分の素子構造を示す
パターン平面図である。 １１、１１７１ 、１１−２・・・Ｐチャネル側論理ブ
ロック、１２’、 １２−１ 、１２−２・・・Ｎチャ
ネル側論理ブロック、１３．１３ａ〜１８ｆ・・・アド
レス入力配線、１４．１４ｇ −１４ｈ−・・出力配線
、１５．１８−・・電源配線、１７ａ −１７ｅ−Ｐ型
拡散領域、１８．１９ａ〜１９１ 、２２．２３ａ 〜
２３ｈ−：７ンクタト部、２０ａ〜２０１ 、２４ａ
〜２４ｈ−・・ゲート電極、２１ ａ 〜２Ｉ ｎ −
Ｎ型拡散領域、Ｑ Ｐｌ、 Ｑ Ｐ２． Ｑ ｐＨ〜Ｑ
Ｐ２２゜Ｑ Ｐ３１− Ｑ Ｐ４２・・・Ｐチャネルの
ＭＩＳＦＥＴ。 ＱＮＩ、 ＱＮ２． ＱＮＩＩ −ＱＮ２２ 、 ＱＮ
３１−ＱＮ４２・・・ＮチャネルのＭＩＳＦＥＴ０ 土カ Ｖｏ。 ｓｓ 第 図 第 図 ビット数 第 図 夏Ｎ１ １Ｎ２ ＯＵＴ
ク図、第２図は上記実施例のアドレスデコード回路の１
つの部分デコード回路の構成を示す回路図、第３図は上
記実施例のアドレスデコード回路においてアドレス信号
が３ビツトの場合の全体の構成を示す回路図、第４図は
上記ｊｌｉｉ３図のアドレスデコード回路を集積化した
場合の第３図回路中の一部回路の素子構造を示すパター
ン平面図、第５図は従来とこの発明のアドレスデコード
回路におけるチップ上に占める面積を比較して示す特性
図、第６図は従来のアドレスデコード回路のブロック図
、第７図は上記従来のアドレスデコード回路の１つの部
分デコード回路の構成を示す回路図、第８図は上記第７
図の部分デコード回路に対応した部分の素子構造を示す
パターン平面図である。 １１、１１７１ 、１１−２・・・Ｐチャネル側論理ブ
ロック、１２’、 １２−１ 、１２−２・・・Ｎチャ
ネル側論理ブロック、１３．１３ａ〜１８ｆ・・・アド
レス入力配線、１４．１４ｇ −１４ｈ−・・出力配線
、１５．１８−・・電源配線、１７ａ −１７ｅ−Ｐ型
拡散領域、１８．１９ａ〜１９１ 、２２．２３ａ 〜
２３ｈ−：７ンクタト部、２０ａ〜２０１ 、２４ａ
〜２４ｈ−・・ゲート電極、２１ ａ 〜２Ｉ ｎ −
Ｎ型拡散領域、Ｑ Ｐｌ、 Ｑ Ｐ２． Ｑ ｐＨ〜Ｑ
Ｐ２２゜Ｑ Ｐ３１− Ｑ Ｐ４２・・・Ｐチャネルの
ＭＩＳＦＥＴ。 ＱＮＩ、 ＱＮ２． ＱＮＩＩ −ＱＮ２２ 、 ＱＮ
３１−ＱＮ４２・・・ＮチャネルのＭＩＳＦＥＴ０ 土カ Ｖｏ。 ｓｓ 第 図 第 図 ビット数 第 図 夏Ｎ１ １Ｎ２ ＯＵＴ
Claims (3)
- （１）第１チャネル型のＭＩＳＦＥＴが複数個設けられ
た第１論理ブロックと、 第２チャネル型のＭＩＳＦＥＴが複数個設けられた第２
論理ブロックと、 上記第１及び第２論理ブロック内を横断するように配置
され、上記第１及び第２論理ブロック内の第１チャネル
型及び第２チャネル型のＭＩＳＦＥＴの各ゲートに供給
すべきアドレス信号を伝達する複数の入力配線と、 上記第１及び第２の論理ブロックの出力どおしを接続す
る出力配線と を具備したことを特徴とするアドレスデコード回路。 - （２）前記第１論理ブロック内にはＰチャネルのＭＩＳ
ＦＥＴが複数個設けられ、前記第２論理ブロック内には
ＮチャネルのＭＩＳＦＥＴが複数個設けられている請求
項１記載のアドレスデコード回路。 - （３）前記第１論理ブロック内では１つの出力に対して
複数個のＰチャネルのＭＩＳＦＥＴが並列接続されてお
り、前記第２論理ブロック内では１つの出力に対して複
数個のＮチャネルのＭＩＳＦＥＴが直列接続されている
請求項２記載のアドレスデコード回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131428A JPH0828120B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスデコード回路 |
| KR1019910008228A KR940010418B1 (ko) | 1990-05-23 | 1991-05-22 | 어드레스디코드회로 |
| US07/704,215 US5138197A (en) | 1990-05-23 | 1991-05-22 | Address decoder array composed of CMOS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131428A JPH0828120B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスデコード回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9088075A Division JP3032172B2 (ja) | 1997-04-07 | 1997-04-07 | アドレスデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0428092A true JPH0428092A (ja) | 1992-01-30 |
| JPH0828120B2 JPH0828120B2 (ja) | 1996-03-21 |
Family
ID=15057733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131428A Expired - Fee Related JPH0828120B2 (ja) | 1990-05-23 | 1990-05-23 | アドレスデコード回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138197A (ja) |
| JP (1) | JPH0828120B2 (ja) |
| KR (1) | KR940010418B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163539A (ja) * | 1992-07-31 | 1994-06-10 | Hughes Aircraft Co | 注入相互連結を使用する集積回路安全システム及び方法 |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4341667C1 (de) * | 1993-12-07 | 1994-12-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung |
| US5612638A (en) * | 1994-08-17 | 1997-03-18 | Microunity Systems Engineering, Inc. | Time multiplexed ratioed logic |
| US6396368B1 (en) | 1999-11-10 | 2002-05-28 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US7217977B2 (en) | 2004-04-19 | 2007-05-15 | Hrl Laboratories, Llc | Covert transformation of transistor properties as a circuit protection method |
| US6815816B1 (en) * | 2000-10-25 | 2004-11-09 | Hrl Laboratories, Llc | Implanted hidden interconnections in a semiconductor device for preventing reverse engineering |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US7294935B2 (en) * | 2001-01-24 | 2007-11-13 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using an apparent metal contact line terminating on field oxide |
| US6774413B2 (en) * | 2001-06-15 | 2004-08-10 | Hrl Laboratories, Llc | Integrated circuit structure with programmable connector/isolator |
| US6740942B2 (en) * | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6897535B2 (en) | 2002-05-14 | 2005-05-24 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| US6979606B2 (en) * | 2002-11-22 | 2005-12-27 | Hrl Laboratories, Llc | Use of silicon block process step to camouflage a false transistor |
| WO2004055868A2 (en) * | 2002-12-13 | 2004-07-01 | Hrl Laboratories, Llc | Integrated circuit modification using well implants |
| JP3635374B1 (ja) * | 2003-11-14 | 2005-04-06 | 有限会社Ｓｉｒｅｓ | デジタル情報坦体 |
| US7242063B1 (en) | 2004-06-29 | 2007-07-10 | Hrl Laboratories, Llc | Symmetric non-intrusive and covert technique to render a transistor permanently non-operable |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL176029C (nl) * | 1973-02-01 | 1985-02-01 | Philips Nv | Geintegreerde logische schakeling met komplementaire transistoren. |
| JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
| JPH02152254A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1990
- 1990-05-23 JP JP2131428A patent/JPH0828120B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-22 KR KR1019910008228A patent/KR940010418B1/ko not_active Expired - Lifetime
- 1991-05-22 US US07/704,215 patent/US5138197A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06163539A (ja) * | 1992-07-31 | 1994-06-10 | Hughes Aircraft Co | 注入相互連結を使用する集積回路安全システム及び方法 |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5930663A (en) * | 1995-09-22 | 1999-07-27 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US6064110A (en) * | 1995-09-22 | 2000-05-16 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828120B2 (ja) | 1996-03-21 |
| KR910021051A (ko) | 1991-12-20 |
| KR940010418B1 (ko) | 1994-10-22 |
| US5138197A (en) | 1992-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0428092A (ja) | アドレスデコード回路 | |
| KR920004341B1 (ko) | 반도체집적회로의 출력회로 | |
| US7821297B2 (en) | Low power output driver | |
| JPH0964718A (ja) | 出力バッファ回路 | |
| KR100218843B1 (ko) | 복수의 인터페이스 레벨을 출력 가능한 반도체 집적 회로 장치 | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| JP3987262B2 (ja) | レベルコンバータ回路 | |
| US5905399A (en) | CMOS integrated circuit regulator for reducing power supply noise | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| CN101459171A (zh) | 半导体集成电路 | |
| JPS598431A (ja) | バツフア回路 | |
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| JP3032172B2 (ja) | アドレスデコード回路 | |
| JPH05102312A (ja) | 半導体集積回路 | |
| JPS60142620A (ja) | 半導体集積回路 | |
| JPS626370B2 (ja) | ||
| JPH0243204B2 (ja) | ||
| KR940005881Y1 (ko) | 씨모스 논리회로 | |
| Koopman et al. | A high-density sea-of-gates architecture incorporating testability support | |
| JP2004064238A (ja) | 半導体集積回路 | |
| JP2002158287A (ja) | 半導体集積回路 | |
| RU2022408C1 (ru) | Интегральный логический элемент | |
| JPS6362412A (ja) | 論理ゲ−ト回路 | |
| JP2022047011A (ja) | 半導体装置 | |
| JPS61103314A (ja) | ３ステ−ト出力論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080321 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090321 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |