JPH06163539A - 注入相互連結を使用する集積回路安全システム及び方法 - Google Patents

注入相互連結を使用する集積回路安全システム及び方法

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JPH06163539A
JPH06163539A JP5191479A JP19147993A JPH06163539A JP H06163539 A JPH06163539 A JP H06163539A JP 5191479 A JP5191479 A JP 5191479A JP 19147993 A JP19147993 A JP 19147993A JP H06163539 A JPH06163539 A JP H06163539A
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JP
Japan
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doped
interconnect
substrate
implant
gate
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Application number
JP5191479A
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English (en)
Inventor
James P Baukus
ジェームス・ピー・ボーキュス
William M Clark Jr
ウイリアム・エム・クラーク、ジュニア
Lap-Wai Chow
− ワイ・チョウ ラップ
Allan R Kramer
アラン・アール・クレイマー
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/40—Arrangements for protection of devices protecting against tampering, e.g. unauthorised inspection or reverse engineering
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】回路構造の分析が非常に困難で、追加の製作行
程を伴うことのないＩＣ逆開発防止安全システム及び方
法を提供する。ここで、逆開発とはＩＣの不正なコピー
あるいは使用を意味する。 【構成】同一導電性のドープされた回路要素（２Ｓ、４
Ｓ；２Ｄ、４Ｄ；１０Ｄ、１２Ｓ）を、金属化相互連結
ではなく、基板内にドープされた注入部（２０、２２、
２４）によって接続することにより、本集積回路は逆開
発から保護される。ドープされた回路要素及びそれらを
接続する注入相互連結を、一般的な注入マスク（４２、
２８）を用いて及び一般的な製作過程により、前記注入
相互連結部が前記ドープされた回路要素と同様な不純物
濃度を有するよう形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路（ＩＣｓ）逆開
発（reverse engineering ）の防止に関し、特に回路素
子間の接続が検出不可能となる安全技術に関する。
【０００２】
【従来の技術】ＩＣｓの逆開発には幾つかの技術が使用
されてきた。走査電子顕微鏡（ＳＥＭ）写真又は電圧コ
ントラスト分析によるＳＥＭを用いた電子（ｅ）ビーム
プローブは標準的な逆開発機構であるが、この他、二次
電子質量分光測定法（secondary ion mass spectrometr
y ）（ＳＩＭＳ）、拡散抵抗分析（spreading resistan
ce analysis ）など様々の技術が使用されている。ｅビ
ーム探査の一般的な説明は、Ｌｅｅによる”電子ビーム
探査用装置の開発（Engineering a Device for Electro
n-beam Probing）”（IEEE Design & Test of Computer
s, 1989, pages 36-49）に示されている。
【０００３】ＩＣを逆開発する望ましくない試みを無効
にする様々の方法が開発されている。例えば、Ozdemir
et al.による特許 Ｎｏ．４，７６６，５１６（本発明
の譲渡人である Hughes Aircraft Company に譲渡され
ている）では、所望回路機能に貢献しない追加回路素子
がＩＣに設けられ、そのＩＣの通常部分の外見で偽装し
ている。その素子には容易に見ることができない物理的
修正が施されている。その修正によって、ＩＣがコピー
された場合又は不正に使用された場合、その素子は正常
とは異なる機能で動作し、従って、ＩＣの正常な機能は
妨害される。偽装した素子の本来の機能ではなく、見か
け上の機能がコピーされたとき、その結果得られる回路
は正常に動作しない。
【０００４】Pechar による特許Ｎｏ．４，５８３，０
１１では、疑似ＭＯＳ（pseudo metal oxide semicondu
ctor）素子にデプレッション注入が与えられ、この注入
はコピーする者には容易に見ることができず、その者は
回路内の素子の配置から、その素子をエンハンスモード
と推論することになる。１９８２年１月１５日に発行さ
れた Bassett et al. によるフランス特許公報 ｎｏ．
２ ４８６ ７１７では、これに幾分関係している方法
がとられた。即ち、幾つかの素子がオープン又はショー
ト回路として実際に機能するトランジスタのように見え
るように、回路のドーピング（doping）が制御された。
そして Guttag による特許 Ｎｏ．４，６０３，３８１
では、中央情報処理装置のメモリは、ゲートの有無では
なく、そのチャンネル領域のドーピングによってプログ
ラムされ、永久的にプログラムされたソフトウエアを保
護する。
【０００５】回路素子を偽装させる代わりに、正しいア
クセスコードが入力されない限り、回路を動作させない
機構を有するシステムもある。そのようなシステムは S
chulman による特許Ｎｏ．４，１３９，８６４及び Vet
ter による特許Ｎｏ．４，２６７，５７８に示されてい
る。
【０００６】
【発明が解決しようとする課題】前述の保護方法は追加
の処理過程を必要とし、及び／又はその回路の基本機能
に貢献しない安全専用の追加回路を使用する。これによ
り回路保護の費用は増加し、その回路を複雑なものとす
る。
【０００７】
【課題を解決するための手段及び作用】本発明の目的
は、検出が非常に困難で、追加の製作行程を伴うことの
ないＩＣ逆開発防止安全システム及び方法を提供するこ
とであり、又、異なる種類のロジック回路を容易に構成
できるコンピュータ・エイデッド・デザイン（computer
added design ）（ＣＡＤ）システムに互換性のある安
全システム及び方法を提供することである。
【０００８】基板内に互いに同様な導電性のドープ領域
（doped regions ）を形成し、基板上のそのような領域
間を同様にドーピングし、幾つかの同様な導電性領域を
互いに接続することによって、本発明によるロジックゲ
ートが半導体基板内に生成される。このような相互連結
部及びそれによって接続される前記領域は、共通不純物
注入マスクを介して同様な不純物濃度で、好適に同時に
ドープされる。その結果、ドープされた領域及びその相
互連結部が集積回路構造で実現する。ｐ−及びｎ−ドー
プされた領域間に、金属化相互連結部が場合に応じて提
供され、金属マイクロブリッジを使用して、相互連結回
路に悪影響を与える多結晶ゲート材料のストリップを橋
渡すことができる。金属化相互連結部を基板上に形成
し、ドープされた相互連結部をマスクすることで、回路
分析を不可能とする。
【０００９】ドープされた注入部は一般に金属化相互連
結ほど高い導電性を示さないが、その抵抗率は超大規模
集積回路（ＶＬＳＩ）内の接続要素として十分低い値で
ある。注入された相互連結部は、ＳＥＭ又は光学視覚技
術では検出できないので、ロジックゲートの目的つまり
機能は推論できない。従って、逆開発技術者にとってそ
の回路の解析は非常に困難となる。この安全技術を使用
する様々の回路設計はＣＡＤライブラリー内に格納で
き、容易に呼び出すことができる。
【００１０】本発明の他の特徴及び他の利点は、添付図
面を参照して行われる詳細な説明によって、当業者に容
易に理解されるものである。
【００１１】
【実施例】本発明の重要な特徴は、回路機能に関する修
正あるいは追加によらずに、逆開発から回路を保護し、
追加の処理ステップ又は素子を必要としないことであ
る。費用、時間あるいは基本回路の複雑性を増加するこ
とのない合理的な方法で、逆開発に対する強い抑止力が
達成される。
【００１２】先ず、本発明をＮＡＮＤ及びＮＯＲゲート
の形式で実施した例を説明する。構造ブロックとしてこ
のようなゲートを使用し、異なるタイプのロジック回路
を多数設計することができる。本発明の明確な特徴は、
異なるタイプのロジック回路を見かけ上同一にすること
ができ、それにより逆開発技術者を混乱させることがで
きる。
【００１３】図１（ａ）は一般的な２入力ＮＡＮＤゲー
ト回路の概略図であり、この回路はｐ−チャンネルトラ
ンジスタ対２、４がプラス電圧端子６及び出力端子８の
間で並列に接続され、ｎ−チャンネルトランジスタ対１
０、１２がマイナス電圧端子１４及び出力端子８の間で
直列に接続されている。Ａ及びＢで示される入力用の入
力端子１６及び１８は、ｐ−チャンネル／ｎ−チャンネ
ルランジスタ対に各々接続されている。
【００１４】本発明によるこの基本ロジックゲートの実
施例を図１（ｂ）に示す。各トランジスタのソース、ド
レイン及びゲートは、図１に示されるように、そのトラ
ンジスタ番号により示されており、その次にＳ、Ｄ又は
Ｇが各々付されている。トランジスタのソース及びドレ
イン（ソースあるいはドレインのような素子の表示はあ
る程度任意である）は、回路基板に不純物イオンを注入
する一般的な方法によって製作される。ｐ−チャンネル
素子２及び４のｐ＋ソース及びドレインは、ボロンイオ
ンを濃度約４×１０15 イオン／cm2 、注入エネルギ約
３０keV で注入することで一般に形成される。ｎ−チャ
ンネルトランジスタ１０及び１２のｎ＋ソース及びドレ
イン領域は工業標準に従って、砒素イオンを濃度約５×
１０15イオン／cm2 、注入エネルギ約１５０keV で注入
することで一般に形成される。マスクされたイオンフラ
ッドビーム（ion flood beam）、あるいはフォーカスさ
れたイオンビームが使用できるが、これらより更に以前
からあるガス拡散技術によって注入することもできる。
【００１５】同様な導電性のトランジスタ領域と金属化
相互連結部とを従来方法で接続するのではなく、そのよ
うな接続は、所望のソース及びドレイン間の基板内に不
純物をドープすることにより形成される。３つのこのよ
うな接続２０、２２及び２４がソース２Ｓ及び４Ｓ間、
ドレイン２Ｄ及び４Ｄ間、及びドレイン１０Ｄとソース
１２Ｓ間に各々示されている。注入相互連結部は、注入
マスク内に適当な開口部を設けることにより（フラッド
ビーム注入が採用された場合）、あるいはフォーカスさ
れたイオンビームの走査領域を拡大することによって、
ソースとドレインの注入と好適に同時に達成される。注
入の代替えの方法として、従来のガス拡散処理を用いる
ことができるが、注入法の方が適している。ソース／ド
レインと同一製作過程を使用して注入相互連結部を形成
することで、その相互連結部はソース及びドレインと同
一不純物濃度を有し、集積回路として形成される。
【００１６】このゲート回路の他の部分は従来方法で製
作される。ポリシリコンゲート（シリコン基板が使用さ
れると仮定する）はソース及びドレインの前あるいは後
に形成でき、そして注入部を互いに接続する。一方、金
属化されたコネクター２６、２８及び３０は絶縁層を介
して上部に設けられ、Ｖｄｄ端子６、Ｖｓｓ端子４及び
出力端子８の外部接続を提供する。
【００１７】図２（ａ）は従来のＮＯＲゲートを示す概
略図、一方図２（ｂ）は本発明による前記ＮＯＲゲート
の実施例を示す。これは図１（ａ）及び１ｂのＮＡＮＤ
ゲートと同一のトランジスタ配置であるが、同一導電性
のトランジスタ間の注入相互連結部は逆になっている。
特に、ｐ−チャンネルトランジスタ２及び４は、プラス
電圧端子６及び出力端子８間で、ｐ−ドープされた（p-
doped ）注入部３２によって直列に接続され、この注入
部３２はトランジスタ４のドレイン４Ｄ及びトランジス
タ２のソース２Ｓ間に設けられる。ｎ−チャンネルトラ
ンジスタ１０及び１２はマイナス電圧端子１４及び出力
端子８の間で、トランジスタ１０及び１２の各ソース及
びゲートの間にあるｎ−ドープされた（n-doped ）注入
相互連結部３４及び３６によって、並列に接続されてい
る。
【００１８】図３（ａ）及び３ｂは各々、図１（ｂ）の
切断線３ａ−３ａ及び３ｂ−３ｂに沿った断面図であっ
て、ソース、ドレイン及び相互連結注入部の製作を示す
が、ポリシリコン及び金属化層は示していない。この素
子は半導体基板３８内に形成され、半導体基板３８は説
明のみの目的でシリコンであるが、ＧａＡｓ又は他の半
導体材料を使用できる。回路製作はFrederiksen, Intui
tive CMOS Electronics, McGraw-Hill Publishing Co.,
1989, pages 139-145 に示されるように、周知の処理
を用いて行うことができる。本発明の利点はこのように
特別の処理を注入になんら必要としないことである。
【００１９】一般的なＣＭＯＳ処理により先ず、厚み約
２５０オングストロームの保護酸化膜が半導体基板３８
上に配置される。ウエル（well）が各ＦＥＴについて酸
化膜内の開口部を介して注入され、これらＦＥＴのソー
ス及びドレインは基板ドーピング（doping）と同一導電
性である。ｎドーピングを有しているものとして示され
る基板３８に関して、ｎ−チャンネル素子では、幾分更
に高濃度にドープされたウエル４０を約３ミクロンの深
さに注入できる（図３（ａ））。そしてウエルは、約
１，１５０°Ｃ、１０時間で高温長時間アニールされ
る。
【００２０】次のステップはＦＥＴのソース及びドレイ
ンの注入である。ｎ−チャンネル素子に関して、酸化マ
スク４２が基板の上に敷かれ、このマスク４２はｎ−チ
ャンネル素子のソースとドレインについて所望位置に配
置される開口部を有する。本発明によるイオン注入によ
って相互連結される２つのｎ−チャンネルＦＥＴｓ１０
及び１２の場合、単一の連続マスク開口部４４が、ＦＥ
Ｔ１０のドレイン１０Ｄ、ＦＥＴ１２のソース１２Ｓ、
及びそれらの間に設けられる相互連結注入部２４に対し
て提供される。そして注入部は符号４６で示される砒素
などの適当なｎ不純物イオンによるフラッドビームを好
適に用いて形成される。
【００２１】分離注入マスク４８がｐ−チャンネル素子
に従来処理に従って提供される（図３（ｂ））。単一の
連続開口部５０が、相互連結注入部及びそれによって接
続されるトランジスタ素子のマスクに提供され、これら
はｐ−チャンネルＦＥＴソース２Ｓ及び４Ｓ、及び相互
連結注入部２０として示される。注入は好適にフラッド
ビームを用いて行われ、これはボロンなど適当なｐタイ
プ不純物であって符号５２で示される。
【００２２】注入は従来のような保護されない処理と全
く同様に行うことができるが、唯一違う点は、その注入
はＦＥＴソース及びドレインと同様に、注入される相互
連結部を含む各マスク内の大きな開口部を介して行われ
ることである。特別な技術又は処理時間は必要なく、オ
ペレータはマスクが回路の安全を提供していることさえ
も知る必要はない。そして回路は通常の方法で完成さ
れ、ＦＥＴチャンネル内に作られるスレショルド（thre
shold ）注入がトランジスタの特性を設定する。フィー
ルド酸化物が一般に設けられるが、それは又、”実際
の”ならびに”可能な”相互連結領域を囲む活性領域を
定義する。従来のような方法では、相互連結経路は明白
に識別される。そしてポリシリコンが堆積され、拡散又
はイオン注入によってドープされ、チャンネルと相互連
結部が形成される。そして絶縁物が堆積され、金属化層
が追加され、入力、出力及びバイアス信号を提供する。
最後にオーバーグラスコーティング（overglass coatin
g ）がチップ全体に設けられる。
【００２３】このように注入相互連結が実施され、二次
電子モードのＳＥＭ走査を用いても、この相互連結部は
見ることはできない。それらは又、電圧コントラストＳ
ＥＭ分析においても見ることはできないと確信できる。
しかし、電圧コントラストを介してそれらが検出される
可能性については、上部金属化部が注入部をマスクする
ように設計することで対処できる。従って、相互連結注
入部の電圧コントラスト分析は、金属化層が剥され、注
入部を露出しない限り行うことはできず、上部金属化部
が取り除かれた場合は、注入部に電圧を与える構造が無
くなるので、電圧コントラスト分析はできない。即ちこ
の分析は注入部を露出させるために金属化部が取り除か
れなければならない。このような構造を図４に示す。同
図は図２（ｂ）のＦＥＴドレイン１０Ｄ及び１２Ｄ、及
びそれらの相互連結注入部３６の回路製作が完了したと
きの断面を示す。この構造はｐ−ウエル処理を使用する
が、対応する構造はｎ−ウエル処理から得られる。フィ
ールド酸化層５４はＦＥＴｓを周辺素子から絶縁し、一
方、ＦＥＴドレイン１２Ｄへの接触１４は酸化絶縁層５
６内の開口部を介して金属化層２８から形成される。酸
化層によって分離される幾つかの金属化層が一般に提供
さるが、簡単のため１つの金属化層のみが示してある。
この層２８の上部には最終酸化膜５８が設けられ、そし
て更に厚いＳｉＯ2 のオーバーグラスコーティング６０
が設けられ、このコーティングはチップ全体に広がり、
静電電荷の蓄積を防ぐために僅かに不純物が注入され
る。
【００２４】前述の注入相互連結部は異なるＦＥＴｓを
首尾良く接続できるが、それら相互連結部を、基板表面
に沿って延長されるポリシリコンのストリップ（strip
）の下を通過させることは避けるべきである。なぜな
ら、ポリシリコンはバイアスされゲートとして機能し、
注入相互連結部の上を交差するとき、その位置にトラン
ジスタを形成することがあるからである。これを避ける
ため、ポリシリコンストリップを橋渡すように金属マイ
クロブリッジを使用できる。マイクロブリッジは周知の
技術で、例えば米国特許 Ｎｏ．４，２３９，３１２及
び Ｎｏ．４，２７５，４１０に開示されており、これ
らの特許は Hughes Aircraft Company に譲渡されてい
る。
【００２５】図５はこの方法を用いた３入力ＮＡＮＤゲ
ートを示し、後の製作段階で追加される金属化コネクタ
ーは図示されていない。このゲートは３つのｐ−チャン
ネルＦＥＴｓ６２ａ、６２ｂ及び６２ｃ、及び３つのｎ
−チャンネルＦＥＴｓ６４ａ、６４ｂ及び６４ｃを有す
る。共通ポリシリコンゲートストリップ６６ａ、６６ｂ
及び６６ｃがトランジスタ対６２ａ、６４ａ；６２ｂ、
６４ｂ；及び６２ｃ、６４ｃに各々提供される。ポリシ
リコンストリップはそれら各ＦＥＴｓ間の基板表面上部
ならびにＦＥＴチャンネル上部に延長される。上方ＦＥ
Ｔｓ６２ａ〜６２ｃを並列に接続するため、それらのド
レインは本発明による相互連結注入部６８によって互い
に電気的に結合される。しかし、それらＦＥＴｓのソー
ス間に対応する相互連結部を作ることはできない。なぜ
なら、それはポリシリコンストリップ６６ｂ及び６６ｃ
交差しなければならないからである。これを克服するた
めに、ＦＥＴソースは注入相互連結部により、ポリシリ
コンストリップ６６ｂ及び６６ｃ付近まで延長され、こ
れらの延長は、ストリップ６６ｂ及び６６ｃを各々橋渡
すマイクロブリッジ６８ｂ及び６８ｃによって接続され
る。追加マイクロブリッジ６８ａは、ＦＥＴ６２ａのソ
ース延長及び島７０の間のポリシリコンストリップ６６
ａを橋渡して示されており、島７０はＦＥＴソース、ド
レイン及び相互連結部に沿って基板内に注入されてい
る。このブリッジはダミーとして機能し、逆開発技術者
を混乱させるか又は、上部金属化部から信号を受信し、
ＦＥＴｓ６２ａ〜６２ｃのソースへ送信するための接触
点を提供する。
【００２６】下方のＦＥＴｓ６４ａ〜６４ｃは、ＦＥＴ
６４ａのソースとＦＥＴ６４ｂのドレイン間、及び６４
ｂのソースと６４ｃのドレイン間に設けられた注入相互
連結部７２ａ及び７２ｂによって、直列に直接接続でき
る。なぜなら、これら接続の経路内にはポリシリコンス
トリップがないからである。しかし、ＦＥＴ６４ｃの注
入されたソース延長は、ＦＥＴ６４ａドレイン上部の注
入島７４ａに接続されて示され、ポリシリコンストリッ
プ６４ａ、６４ｂ及び６４ｃを各々橋渡す一連の注入島
７４ｂと７４ｃ及びマイクロブリッジ７６ａ、７６ｂ及
び７６ｃを介している。これらのマイクロブリッジはダ
ミーとして機能するか又は、金属化接続間の信号を島７
４ａ及びＦＥＴ６４ｃに送るために使用される。
【００２７】図６はマイクロブリッジ６８ａと回路との
相互連結部を示す簡略断面図である。マイクロブリッジ
の一方の足は、ｐ−ドープされた注入島７０の上部表面
と接触し、他方の足はＦＥＴ６２ａと６２ｂ間のｐ−ド
ープされた注入相互連結部と接触する。マイクロブリッ
ジの中央部は、２つの素子間に位置する絶縁体７８によ
り、ポリシリコンストリップ６６ａを橋渡している。
【００２８】金属相互連結部と、ＳＥＭあるいは光学視
覚技術では見えない注入相互連結部を置き換えることに
より、保護される回路の目的つまり機能は、逆開発技術
者によって推論することはできない。更に、後の製作過
程で堆積される全ての金属層、酸化物層及び窒化物層の
エッチングによって、回路が逆に接続され場合、逆開発
技術者がそれを判断するのは困難である。なぜなら、最
近のＶＬＳＩ回路に使用される大きさに対して、通常ダ
イング（dying ）、イオンミリング（ion milling ）、
イオン分光学（ion spectroscopy）及びＳＩＭＳ技術は
必要な感度を持っていないからである。
【００２９】ここで説明される安全ＮＡＮＤ及びＮＯ
Ｒ、及び他のタイプのロジックゲートは、多くの複雑な
ロジックシーケンスに使用される構造ブロックを形成で
き、従って逆開発技術者には実質的にそのシーケンスを
理解するのは不可能である。拡散抵抗の逆開発分析は、
微小部分の回路抵抗を測定する小型プローブを使用する
と、理論的には依然として可能であるが、実質的にこの
ような測定は不可能である。拡散抵抗技術によれば、注
入相互連結部を分析するために、上部の層は剥さなけれ
ばならないが、そのようにした場合、剥された金属化部
分に関する注入領域の位置的な抵抗は失われることにな
る。更に、拡散抵抗分析は、ＳＥＭ分析より遥かに遅い
機械的な処理である。逆開発技術者はまだ、トランジス
タを見ることができるが、それらトランジスタの接続を
見るのは不可能である。
【００３０】製作行程で唯一必要な変更点は、イオン注
入マスクの開口部の変更である。修正された開口部を有
する標準マスクの新たなセットは、回路設計行程の標準
要素として提供でき、そして使用できる。これにより、
本発明はＣＡＤシステムに特に適したものとなる。設計
者はこのようなゲートのライブラリーから、所望の安全
ロジックゲートを単に選択すれば良い。
【図面の簡単な説明】
【図１】図１（ａ）及び図１（ｂ）は各々本発明による
ＮＡＮＤゲートの略図及び平面図。
【図２】図２（ａ）及び図２（ｂ）は各々本発明による
ＮＯＲゲートの略図及び平面図。
【図３】図３（ａ）及び図３（ｂ）は、図１（ｂ）の線
３ａ−３ａ及び３ｂ−３ｂにおける断面図であって、ト
ランジスタのソース／ドレイン領域及びそれらの間に注
入された相互連結部の同時形成を示し、これは共通注入
処理及び共通マスクｎ−チャンネル及びｐ−チャンネル
トランジスタを各々有する。
【図４】図２（ｂ）の相互連結されたソース／ドレイン
領域における線４０４に沿った断面図であり、これは上
部金属層によって隠れた注入相互連結部を有する。
【図５】金属化されたマイクロブリッチを使用するロジ
ックゲートの概略平面図であって、このブリッジは本発
明による多結晶ゲート層に渡って設けられている。
【図６】マイクロブリッジスパンの断面図。
【符号の説明】
２・４…ｐ−チャンネルＦＥＴ、１０・１２…ｎ−チャ
ンネルＦＥＴ、２０・２２・２４・３２・３４・３６…
注入相互連結部、３８…半導体基板、４１・４８…酸化
マスク、６６ａ・６６ｂ・６６ｃ…ポリシリコンゲート
ストリップ、６８ｂ及び６８ｃ・７６ａ・７６ｂ・び７
６ｃ…マイクロブリッジ。
フロントページの続き (72)発明者 ウイリアム・エム・クラーク、ジュニア アメリカ合衆国、カリフォルニア州 91360、サウザンド・オークス、バックリ ン・プレース 3969 (72)発明者 ラップ − ワイ・チョウ アメリカ合衆国、カリフォルニア州 91754、モントレイ、ホリー・オーク・ド ライブ 1835 (72)発明者 アラン・アール・クレイマー アメリカ合衆国、カリフォルニア州 93065、シミ・バレイ、アイリーン・コー ト 1548

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 安全集積回路（ＩＣ）において、 半導体基板（３８）と、 前記基板内に形成される複数のドープされたＩＣ要素
    （２、４、１０、１２）と、 少なくとも１つの前記要素に設けられる相互連結部（２
    ０、２２、２４）であって、前記相互連結部は前記基板
    内に前記要素と同一導電性の不純物注入を具備し、電気
    的信号経路を提供して前記要素とＩＣの他の部分を相互
    に接続し、を具備することを特徴とするＩＣ。
  2. 【請求項２】 前記少なくとも１つの要素及び前記相互
    連結部は同様な不純物濃度を有することを特徴とする請
    求項１記載のＩＣ。
  3. 【請求項３】 安全集積回路（ＩＣ）ロジック回路にお
    いて、 半導体基板（３８）と、 前記基板内に設けられ同一導電性にドープされた領域
    （２Ｓ、４Ｓ；２Ｄ、４Ｄ；１０Ｄ、１２Ｓ）を有する
    ロジックゲートと、 前記ドープされた領域と同一の導電性にドープされた相
    互連結（２０、２２、２４）注入部であって、前記領域
    を電気的に相互連結し、を具備することを特徴とするＩ
    Ｃロジック回路。
  4. 【請求項４】 前記ドープされた領域及び相互連結注入
    部は同様な不純物濃度を有することを特徴とする請求項
    ３記載のＩＣロジック回路。
  5. 【請求項５】 前記ドープされた領域のドーピングは前
    記相互連結注入部と統合されることを特徴とする請求項
    ４記載のＩＣロジック回路。
  6. 【請求項６】 前記ロジックゲートは、ｐ−ドープされ
    た領域（２Ｓ、４Ｓ；２Ｄ、４Ｄ）及びｎ−ドープされ
    た領域（１０Ｄ、１２Ｓ）と、ｐ−ドープされた領域を
    互いに接続するｐ−ドープされた相互連結注入部（２
    ０、２２）と、ｎ−ドープされた領域を互いに接続する
    ｎ−ドープされた相互連結注入部（２４）と、及びｐ−
    及びｎ−ドープされた領域を互いに接続する金属化コネ
    クタ（３０）とを具備することを特徴とする請求項３記
    載のＩＣロジック回路。
  7. 【請求項７】 前記ロジックゲートはコンプリメンタリ
    金属酸化物半導体（ＣＭＯＳ）を具備することを特徴と
    する請求項６記載のＩＣロジック回路。
  8. 【請求項８】 前記ロジックゲートはＮＡＮＤゲートを
    具備し、前記ＮＡＮＤゲートは、 第１電圧参照（Ｖｓｓ）と出力（８）間で、ｎ−ドープ
    された相互連結部（２４）によって直列に接続されるｎ
    −ドープされた金属酸化物半導体電界効果トランジスタ
    （ＭＯＳＦＥＴｓ）（１０、１２）対と、 第２電圧参照（Ｖｄｄ）と前記出力（８）間でｐ−ドー
    プされた相互連結部（２０、２２）によって並列に接続
    されるｐ−ドープされたＭＯＳＦＥＴｓ（２、４）対
    と、 前記第１及び第２参照電圧に設けられる金属化コネクタ
    （２８、２６）、及び金属化出力コネクタ（３０）と、
    を具備することを特徴とする請求項５記載のＩＣロジッ
    ク回路。
  9. 【請求項９】 前記ロジックゲートは、ＮＯＲゲートを
    具備し、前記ＮＯＲゲートは、 第１電圧参照（Ｖｄｄ）と出力（８）間で、ｐ−ドープ
    された相互連結部（３２）によって直列に接続されるｐ
    −ドープされた金属酸化物半導体電界効果トランジスタ
    （ＭＯＳＦＥＴｓ）（２、４）対と、 第２電圧参照（Ｖｓｓ）と前記出力（８）間で、ｎ−ド
    ープされた相互連結部（３４、３６）によって並列に接
    続されるｎ−ドープされたＭＯＳＦＥＴｓ（１０、１
    ２）対と、 前記第１及び第２参照電圧に設けられる金属化コネクタ
    （２８、２６）、及び金属化出力コネクタ（３０）と、
    を具備することを特徴とする請求項７記載のＩＣロジッ
    ク回路。
  10. 【請求項１０】前記基板上に設けられる金属化部（２
    ８）を更に具備し、前記金属化部は前記相互連結部を外
    部から見えないようにマスクすることを特徴とする請求
    項１又は３記載のＩＣ。
  11. 【請求項１１】 前記ロジックゲートは、同一導電性で
    前記同様ドープされた相互連結対を含み、前記相互連結
    対は前記基板上に設けられる前記多結晶基板材料のスト
    リップによって分離され、及び前記ロジックゲートは、
    前記多結晶材料のストリップを橋渡し前記ドープされた
    相互連結部を接続する金属マイクロブリッジ（６８ｂ、
    ６８ｃ）含むことを特徴とする請求項３記載のＩＣ。
  12. 【請求項１２】 集積回路を製作する方法において、 同一導電性を有するドープされた領域（２Ｓ、４Ｓ；２
    Ｄ、４Ｄ；１０Ｄ、１２Ｓ）によって半導体基板内にＩ
    Ｃ要素を形成するステップと、 前記基板の前記領域間に、前記領域と同一導電性の相互
    連結部（２０、２２、２４）をドープすることによっ
    て、少なくとも幾つかの前記同一導電性にドープされた
    領域を相互連結するステップと、 を有することを特徴とする方法。
  13. 【請求項１３】 前記基板の相互連結部は、前記相互連
    結部が連結する領域の不純物濃度と同様の不純物濃度に
    ドープされることを特徴とする請求項１２記載の方法。
  14. 【請求項１４】 前記相互連結部は、前記相互連結部が
    連結する前記ドープされた領域と合体して形成されるこ
    とを特徴とする請求項１３記載の方法。
  15. 【請求項１５】 前記相互連結部及び前記相互連結部が
    相互連結する領域は同時にドープされることを特徴とす
    る請求項１３記載の方法。
  16. 【請求項１６】 前記相互連結部及び前記相互連結部が
    相互連結する領域は、共通不純物注入マスク（４２、４
    ８）を介してドープされることを特徴とする請求項１５
    記載の方法。
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